特許
J-GLOBAL ID：200903022620596360
半導体集積回路装置
発明者：
出願人/特許権者：
代理人 (1件)：
筒井 大和
公報種別：公開公報
出願番号（国際出願番号）：特願平5-291948
公開番号（公開出願番号）：特開平7-142608
出願日： 1993年11月22日
公開日（公表日）： 1995年06月02日
要約：
【要約】【目的】 SRAMのメモリセルの蓄積ノード容量を増やしてソフトエラー耐性を向上させる。【構成】 駆動用MISFETQd1,Qd2 の真性チャネル領域のゲート長をメモリセルまたは周辺回路を構成するMISFETのうち最小のゲート長を有するMISFETのゲート長の略2倍以上とすることで、ゲート電極5の端部のマスク合わせ余裕値を小さくし、これにより、メモリセルサイズを大きくすることなく活性領域4の面積を広げてゲート電極5と基板との間に形成される蓄積ノードのゲート容量成分を増やす。
請求項（抜粋）：
メモリセルの駆動用MISFETおよび転送用MISFETのそれぞれのゲート電極を半導体基板の主面上に形成した第1導電膜で構成したSRAMを有する半導体集積回路装置であって、前記メモリセルが形成される活性領域の端部近傍において、前記駆動用MISFETのソース領域、ドレイン領域の少なくとも一方を前記駆動用MISFETのゲート電極に対してオフセットにしたことを特徴とする半導体集積回路装置。
IPC (2件)：
H01L 21/8244
, H01L 27/11
