特許

J-GLOBAL ID：200903022621648577

半導体記憶装置およびそれを用いた半導体テスト方法

発明者： 加藤 哲夫 ,  古谷 清広 ,  山下 三富
出願人/特許権者： 三菱電機株式会社
代理人 (1件)： 深見 久郎 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-245266
公開番号（公開出願番号）：特開2001-067897
出願日： 1999年08月31日
公開日（公表日）： 2001年03月16日
要約：

【要約】【課題】 チップ面積が小さくて済む半導体記憶装置を提供する。【解決手段】 SDRAMチップ60において、長方形の半導体基板60aの両端部に設けられた2つのテスト回路61,62に対応して2つの信号発生回路63,64を設け、信号発生回路63,64をそれぞれテスト回路61,62の近傍に設ける。したがって、半導体基板の中央に1つの信号発生回路を設け、その信号発生回路から2つのテスト回路にテスト信号を与えていた従来に比べ、テスト信号用の信号線を削減することができ、チップ面積が小さくて済む。

請求項（抜粋）：

半導体基板上に形成され、複数のテストモードを有する半導体記憶装置であって、行列状に配列された複数のメモリセルを含むメモリアレイ、第1〜第M(但し、Mは2以上の整数である)のアドレス信号およびテストモードエントリ信号を伝達するための複数の信号伝達線、前記複数の信号伝達線を介して与えられた第1〜第Mのアドレス信号に従って前記複数のメモリセルのうちのいずれかのメモリセルを選択する選択回路、前記選択回路によって選択されたメモリセルのデータの読出/書込を行なう読出/書込回路、前記半導体基板上に分散して設けられ、それぞれ前記複数のテストモードを実行するための複数のテスト回路、および各テスト回路に対応してその近傍に設けられ、前記第1〜第Mのアドレス信号のうちの対応のテストモードに応じて予め定められたNビット(但し、Nは1以上M以下の整数である)のアドレス信号と前記テストモードエントリ信号が前記複数の信号伝達線を介して与えられたことに応じて、対応のテストモードを実行させるためのテスト信号を対応のテスト回路に与える信号発生回路を備える、半導体記憶装置。

IPC (3件)：

G11C 29/00 671 ,  G11C 11/406 ,  G11C 11/401

FI (3件)：

G11C 29/00 671 B ,  G11C 11/34 363 Z ,  G11C 11/34 371 A

Fターム (19件)：

5B024AA01 ,  5B024AA07 ,  5B024AA15 ,  5B024BA20 ,  5B024BA21 ,  5B024CA07 ,  5B024CA16 ,  5B024CA21 ,  5B024CA27 ,  5B024DA08 ,  5B024DA10 ,  5B024DA18 ,  5B024EA01 ,  5B024EA04 ,  5L106AA01 ,  5L106DD11 ,  5L106GG04 ,  5L106GG05 ,  5L106GG06