特許

J-GLOBAL ID：200903022769246346

半導体装置およびその製造方法

発明者： 大湯 静憲 ,  三浦 真史 ,  永井 亮
出願人/特許権者： 株式会社日立製作所 ,  株式会社日立超エル・エス・アイ・システムズ
代理人 (1件)： 筒井 大和
公報種別：公開公報
出願番号（国際出願番号）：特願平11-042108
公開番号（公開出願番号）：特開2000-243929
出願日： 1999年02月19日
公開日（公表日）： 2000年09月08日
要約：

【要約】【課題】 メモリセル選択用トランジスタの半導体領域における電界を緩和する。【解決手段】 キャパシタが接続される接続孔14Aの下部の半導体基板1に溝15を形成し、かつ、溝15の側面に絶縁膜16を形成し、メモリセル選択用MISFETQsのn+ 型の半導体領域9bを半導体基板1の深い位置に形成することにより、素子の占有面積の増大を招くことなく、ゲート電極7Aとそのn+型の半導体領域9bとを離間させた。

請求項（抜粋）：

半導体基板に形成された第1の電界効果トランジスタと、前記半導体基板において、前記第1の電界効果トランジスタの一対の半導体領域のうちの少なくとも情報蓄積用の容量素子が電気的に接続される半導体領域の形成領域に、前記半導体基板の厚さ方向に窪むように形成された溝と、前記溝の側面に形成された第1の絶縁膜とを有することを特徴とする半導体装置。

IPC (2件)：

H01L 27/108 ,  H01L 21/8242

FI (3件)：

H01L 27/10 671 Z ,  H01L 27/10 621 C ,  H01L 27/10 681 F

Fターム (27件)：

5F083AD01 ,  5F083AD10 ,  5F083AD24 ,  5F083JA06 ,  5F083JA13 ,  5F083JA14 ,  5F083JA15 ,  5F083JA36 ,  5F083JA37 ,  5F083JA38 ,  5F083JA39 ,  5F083JA43 ,  5F083MA06 ,  5F083MA17 ,  5F083MA20 ,  5F083PR10 ,  5F083PR40 ,  5F083PR43 ,  5F083PR44 ,  5F083PR45 ,  5F083PR46 ,  5F083PR53 ,  5F083PR54 ,  5F083PR55 ,  5F083PR56 ,  5F083ZA01 ,  5F083ZA04