特許

J-GLOBAL ID：200903022790294148

半導体素子の実装方法及び半導体素子実装体

発明者： シング ビラハムパル ,  山中 一彦 ,  東條 友昭 ,  小野澤 和利
出願人/特許権者： 松下電器産業株式会社
代理人 (6件)： 前田 弘 ,  小山 廣毅 ,  竹内 宏 ,  竹内 祐二 ,  今江 克実 ,  原田 智雄
公報種別：公開公報
出願番号（国際出願番号）：特願2004-082700
公開番号（公開出願番号）：特開2005-268705
出願日： 2004年03月22日
公開日（公表日）： 2005年09月29日
要約：

【課題】 流体中において自己整合的に実装を行う半導体素子の実装方法において、実装用基板上の複数の機能チップの配置位置に、機能チップを高効率に配置できるようにする。 【解決手段】 主面上に行列状に形成され、複数の機能チップ104、105を配置する複数のリセス部を有するウェハ200Bと、主面上に形成され、複数のリセス部のうち行方向に配列されたリセス部と一致する方向に延びると共にリセス部の2つ分の幅を持つ複数のガイド用溝300aを有するU字状溝付き基板ベース300Bとを用意する。続いて、複数の機能チップ104、105を基板ベース300Bの各ガイド用溝300aに整列した後、各ガイド用溝300aの一方の端部を、ウェハ200Bにおける1列分のリセス部を露出する側の端面に揃えることにより、各ガイド用溝300aに整列した1列分の機能チップ104、105をウェハ200Bの1列分のリセス部に流体の流れにより嵌め込む。【選択図】 図6

請求項（抜粋）：

主面上に行列状に形成され、それぞれが機能チップを配置する複数のリセス部を有する実装用基板と、主面上に形成され、それぞれが前記複数のリセス部のうち行方向に配列されたリセス部と一致する方向に延びると共に前記リセス部の少なくとも1つ分の幅を持つ複数のガイド用溝を有するガイド用溝付き基板ベースとを用意する工程と、 前記複数の機能チップを前記ガイド用溝付き基板ベースの前記各ガイド用溝に整列した後、前記ガイド用溝付き基板ベースにおける前記各ガイド用溝の一方の端部を、前記実装用基板における1列分のリセス部を露出する側の端面に揃えることにより、前記各ガイド用溝に整列した1列分の機能チップを前記実装用基板の1列分のリセス部に流体中において自己整合的に嵌め込む工程とを備えていることを特徴とする半導体素子の実装方法。

IPC (2件)：

H01L21/52 ,  H01S5/022

FI (2件)：

H01L21/52 C ,  H01S5/022

Fターム (8件)：

5F047AA17 ,  5F047AA19 ,  5F047AB03 ,  5F047CA02 ,  5F173MA05 ,  5F173MC25 ,  5F173MD13 ,  5F173MD75

引用特許：

出願人引用 (4件)

• 米国特許第5904545号明細書
  
• 米国特許第5994159号明細書
  
• 米国特許第6417025号明細書
  
• 米国特許第6479395号明細書