特許

J-GLOBAL ID：200903022796469691

冗長行を有する集積回路メモリ装置

発明者： バハドール ラステガー
出願人/特許権者： エスジーエス-トムソン マイクロエレクトロニクス, インコーポレイテッド
代理人 (1件)： 小橋 一男 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平4-190414
公開番号（公開出願番号）：特開平5-210999
出願日： 1992年07月17日
公開日（公表日）： 1993年08月20日
要約：

【要約】 (修正有)【目的】 二重ポートメモリ装置に適した冗長メモリ回路を提供する。【構成】 約半分に分割されたメモリアレイを有する二重ポートメモリ装置において、該アレイ用のビット線は該装置の浮遊容量及び交差結合容量を最小とするために、アレイの半分と半分の間でクロスオーバーされている。該装置に対し冗長行162が設けられており、それらは非機能的ビットを有するアレイ行を置換すべくプログラムすることが可能である。好適には、冗長行162はアレイの半分においてのみ設けられる。冗長行162はアレイの第一の半分の部分に全て設けることが可能であり、該アレイの第二の半分の部分はポートの一つに対し反転したデータを供給する部分である。冗長行162が該アレイの第二の半分の部分におけるアレイ行を置換し且つ反転されたデータを読取り且つ書込むポートにより書込まれる場合には、そのデータは冗長行162に対して書込まれるか又はそれから読取られる前に再度反転される。

請求項（抜粋）：

二重ポートメモリ装置において、行及び列の形態に組織化したメモリセルからなるアレイが設けられており、前記アレイは第一組の行と第二組の行とを有しており、各行はアドレスを有しており、第一ポートに対する複数個のビット線と第二ポートに対する複数個のビット線とが設けられており、前記ビット線の全てはアレイの列に対して平行に設けられており、前記第一ポート及び第二ポート用のビット線は前記第一及び第二組の行の間のクロスオーバー領域において互いに交差しており、前記第二組の行に対応するアドレスを持った行から前記第二ポートを介して読取ったデータを反転する第一手段が設けられており、メモリセルからなる少なくとも一つの予備の行が設けられており、前記予備の行は前記第一組の行に属しており、非機能的ビットを有する前記アレイの行をディスエーブルさせ且つこの様にディスエーブルした行に対応するアドレスによりイネーブルされるべき前記予備の行をマッピングする手段が設けられており、前記第二組の行においてディスエーブルされた行に対応するアドレスに対してマッピングした予備の行から読取ったデータを反転する第二手段が設けられており、この様な予備の行から読取ったデータは前記第一手段によって一度及び前記第二手段によって一度ずつ二度反転されることを特徴とするメモリ装置。

IPC (3件)：

G11C 29/00 301 ,  G11C 11/41 ,  G11C 11/401

FI (3件)：

G11C 11/34 K ,  G11C 11/34 362 G ,  G11C 11/34 371 D