特許

J-GLOBAL ID：200903022830617280

プリエンファシス回路

発明者： 青柳 圭祐
出願人/特許権者： 三菱電機株式会社
代理人 (1件)： 田澤 博昭 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願2001-174600
公開番号（公開出願番号）：特開2002-368600
出願日： 2001年06月08日
公開日（公表日）： 2002年12月20日
要約：

【要約】【課題】 入力信号の遷移時における出力信号の振幅を大きくして、エッジ部のなまりを抑え、データ送受信の際のエラー率を低減するプリエンファシス回路を得る。【解決手段】 定常電流を供給するPchFET5に並列接続され、そのPchFET5と同様に動作するPchFET21と、そのPchFET21に接続され、入力信号の遷移時に一定時間だけ導通する接点付きエッジ検出回路22と、入力信号に応じてPchFET5,21から供給される電流を伝送線路12に出力する出力バッファ回路とを備えた。

請求項（抜粋）：

定常電流を供給する第1のカレントミラー回路と、上記第1のカレントミラー回路に並列接続され、その第1のカレントミラー回路と同様に動作する第2のカレントミラー回路と、上記第2のカレントミラー回路に接続され、入力信号の立上りエッジおよび立下りエッジの検出に応じて一定時間だけその第2のカレントミラー回路の電流を供給する第1のエッジ検出接点回路と、入力信号に応じて上記第1および第2のカレントミラー回路から供給される電流を伝送線路に出力する出力バッファ回路とを備えたプリエンファシス回路。

IPC (3件)：

H03K 19/0175 ,  H03F 3/50 ,  H04L 25/02

FI (3件)：

H03F 3/50 ,  H04L 25/02 S ,  H03K 19/00 101 F

Fターム (28件)：

5J056AA04 ,  5J056BB04 ,  5J056CC00 ,  5J056CC02 ,  5J056DD12 ,  5J056DD28 ,  5J056FF08 ,  5J056KK03 ,  5J091AA01 ,  5J091AA45 ,  5J091CA22 ,  5J091CA33 ,  5J091FA06 ,  5J091HA09 ,  5J091HA17 ,  5J091HA25 ,  5J091HA29 ,  5J091KA00 ,  5J091KA04 ,  5J091KA09 ,  5J091KA33 ,  5J091MA21 ,  5J091TA06 ,  5K029AA03 ,  5K029DD03 ,  5K029DD24 ,  5K029GG07 ,  5K029LL12