特許
J-GLOBAL ID：200903022835667714
少なくとも1個のCMOS-NANDゲートを有する集積回路構造及びその製造方法
発明者：
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出願人/特許権者：
代理人 (1件)：
富村 潔
公報種別：公開公報
出願番号（国際出願番号）：特願平6-321724
公開番号（公開出願番号）：特開平7-235605
出願日： 1994年11月30日
公開日（公表日）： 1995年09月05日
要約：
【要約】【目的】 特に50nm以下の範囲まで画定されたチャネルの長さの少なくとも1個のMOS-NANDゲートを有する実装密度を高められた集積回路構造及びその製造方法を提供する。【構成】 第1及び第2のMOSトランジスタは並列に接続されている第1及び第2の相補性MOSトランジスタと直列に接続されている。これらのトランジスタはソース、チャネル及びドレインを含み、ゲート誘電体112、115、118及びゲート電極113、116、119が配設されている一側壁を有する垂直な成層12、13、14;14、15、16;17、18、19としてそれぞれ形成されている。並列に接続されている相補性MOSトランジスタはソース、チャネル及びドレインからなる共通成層16、17、18内に形成されている。直列に接続されたトランジスタを構成する成層12、13、14;14、15、16;17、18、19は互いに上下に重ねて配設されている。この回路構造は成層のエピタキシー析出、特に分子線エピタキシーにより形成される。
請求項（抜粋）：
互いに並列に接続されている第1の相補性MOSトランジスタ(P1)及び第2の相補性トランジスタ(P2)を有する第1のMOSトランジスタ(N1)及び第2のMOSトランジスタ(N2)が直列に接続されており、それらのトランジスタがそれぞれソース、チャネル及びドレインを含んでおり、ゲート誘電体(112、115、118)及びゲート電極(113、116、119)が配設されている側面を有するそれぞれ垂直の成層(12、13、14;14、15、16;17、18、19)として形成されており、並列に接続されている相補性MOSトランジスタ(P1、P2)がソース、チャネル及びドレインからなる共通の成層(17、18、19)内に形成されており、直列に接続されているトランジスタを構成する成層が上下に重ねて配設されていることを特徴とする少なくとも1個のCMOS-NANDゲートを有する集積回路構造。
IPC (2件)：
H01L 21/8238
, H01L 27/092
