特許

J-GLOBAL ID：200903022841138480

完全CMOS型スタティック記憶セル

発明者： 内貴 唯八
出願人/特許権者： ソニー株式会社
代理人 (1件)： 佐藤 隆久
公報種別：公開公報
出願番号（国際出願番号）：特願平5-276940
公開番号（公開出願番号）：特開平7-130877
出願日： 1993年11月05日
公開日（公表日）： 1995年05月19日
要約：

【要約】【目的】マスク合わせによる影響を受けにくく、低電圧動作が可能で、また、セルサイズの縮小化を図れる完全CMOS型スタティック記憶セルを実現する。【構成】完全CMOS型SRAMセルにおいて、ワードトランジスタWT1 およびWT2 のゲートを1本のワード線WLで形成し、ワード線WLの一方側に、第1のインバータを構成する負荷用トランジスタLT1 およびドライバトランジスタDT1 のゲートGT1 を形成し、ワード線の他方側に、第2のインバータを構成する負荷用トランジスタLT2 およびドライバトランジスタDT2 のゲートGT2 を形成し、かつ、ワード線WLは、セルの略中央に配置し、ワード線WLと各ゲートGT1 ,GT2 とを概平行に配置する。これにより、対称型セルを構成でき、またマスク合わせの影響を受けにくくなり、メモリサイズも縮小できる。

請求項（抜粋）：

Pチャネル金属酸化膜半導体トランジスタとNチャネル金属酸化膜半導体トランジスタとからなる第1および第2のインバータの入出力同士が接続され、第1および第2のインバータの出力がそれぞれワードトランジスタにより第1および第2のビット線に対し作動的に接続され、各ワードトランジスタのゲートがビット線に対し概平行に配置されたワード線に接続された完全CMOS型スタティック記憶セルであって、上記ワードトランジスタのゲートが1本のワード線で形成され、上記ワード線の一方側に、上記第1のインバータのPチャネル金属酸化膜半導体トランジスタとNチャネル金属酸化膜半導体トランジスタとのゲートが形成され、上記ワード線の他方側に、上記第2のインバータのPチャネル金属酸化膜半導体トランジスタとNチャネル金属酸化膜半導体トランジスタとのゲートが形成されていることを特徴とする完全CMOS型スタティック記憶セル。

IPC (2件)：

H01L 21/8244 ,  H01L 27/11