特許

J-GLOBAL ID：200903022852596871

半導体記憶装置

発明者： 三木 淳範
出願人/特許権者： 日本電気株式会社
代理人 (1件)： 加藤 朝道
公報種別：公開公報
出願番号（国際出願番号）：特願平8-278934
公開番号（公開出願番号）：特開平10-106268
出願日： 1996年09月30日
公開日（公表日）： 1998年04月24日
要約：

【要約】【課題】Nウェル電位低下による電源電圧の瞬時低下をなくし、選択ワード線の立ち上がりを高速化することにより、ワード線選択時の特性、性能の向上を図る。【解決手段】直列形態に接続された第1、第2のP型MOSトランジスタMP1、MP2と、並列形態に接続された第1、第2のN型MOSトランジスタMN1、MN2とが、第1の電源端子Vccと第2の電源端子Vss間に縦積み配置され、前記トランジスタのゲートに入力される信号にNOR演算を施す論理回路において、P型MOSトランジスタMP1が導通状態から非導通状態になった時に、P型MOSトランジスタMP1、MP2の接続点ノードN1に蓄積された電荷を、引き抜く手段としてN型MOSトランジスタMN3を備える。

請求項（抜粋）：

第1の電源電圧をソースとする第1導電型半導体基板と逆導電型ウェル内に形成された前記第1導電型半導体基板と同一導電型の第1のトランジスタと、前記第1のトランジスタのドレインに接続されたソースを持つ前記第1のトランジスタと同一導電型の第2のトランジスタと、前記第2のトランジスタのドレインに接続されたドレインを持つ前記第1導電型半導体基板に形成された第1導電型半導体基板と逆導電型の第3のトランジスタと、前記第2のトランジスタのドレインに接続されたドレインを持ち前記第3のトランジスタと同一導電型の第4のトランジスタと、を備え、前記第3及び第4トランジスタのソースは第2の電源電圧に接続され、前記第1のトランジスタと第3のトランジスタのゲートが接続され、前記第2のトランジスタと第4のトランジスタのゲートが接続されてなるたNOR型回路に、前記第1のトランジスタが非導通状態になった時に、前記第1のトランジスタと前記第2のトランジスタ間に蓄積された電荷を引き抜く手段を設けたことを特徴とする半導体記憶装置。

IPC (6件)：

G11C 11/413 ,  G11C 11/408 ,  H01L 27/10 481 ,  H01L 27/108 ,  H01L 21/8242 ,  H03K 19/20

FI (5件)：

G11C 11/34 301 A ,  H01L 27/10 481 ,  H03K 19/20 ,  G11C 11/34 354 B ,  H01L 27/10 681 F