特許

J-GLOBAL ID：200903022863222930

半導体装置の製造方法

発明者： 市川 勉
出願人/特許権者： ソニー株式会社
公報種別：公開公報
出願番号（国際出願番号）：特願平8-133884
公開番号（公開出願番号）：特開平9-321287
出願日： 1996年05月28日
公開日（公表日）： 1997年12月12日
要約：

【要約】【課題】 短チャンネル効果が抑制でき、かつドレイン電流特性が良好である半導体装置の製造方法を提供すること。【解決手段】 チャネルが形成される基板12の上部に、ゲート電極16より側壁絶縁膜15の厚さ分大きい幅を有するゲート形状絶縁膜31を形成し、ゲート形状絶縁膜31が形成されていない基板12上に半導体層14’及びその上部に絶縁膜32を形成した後、ゲート形状絶縁膜31のみを選択的にエッチングし、側壁絶縁膜15、ゲート酸化膜17及びゲート電極16を形成する。

請求項（抜粋）：

チャネルが形成される第1の半導体層の前記チャネルが形成されない部分の上に積み上げられ前記チャネルを形成するキャリアと同種の不純物を含む第2の半導体層からの前記不純物拡散により、前記第1の半導体層中にソース領域及びドレイン領域を形成するMIS型の電界効果型半導体装置の製造方法において、(A)前記第1の半導体層の上で、前記チャネルが形成される位置に、ゲート電極が形成される幅より所定量大きい幅を有するパタンで第1の絶縁層を形成し、(B)該第1の絶縁層が形成されていない部分に前記第2の半導体層を形成し、(C)該第2の半導体層の上部にのみ第2の絶縁層を形成し、(D)前記第1の絶縁層のみを選択的にエッチングすることによって、該第1の絶縁層が形成されていた部分に溝を形成し、(E)該溝の側壁に側壁絶縁膜と、前記溝の底部に前記第1の半導体層が露出した部分を覆うようにゲート絶縁膜とを形成し、(F)前記溝に前記ゲート電極を形成するようにしたことを特徴とする半導体装置の製造方法。

IPC (3件)：

H01L 29/78 ,  H01L 21/336 ,  H01L 21/225

FI (2件)：

H01L 29/78 301 P ,  H01L 21/225 P