特許
J-GLOBAL ID：200903022865350545
キャッシュメモリ装置
発明者：
出願人/特許権者：
代理人 (1件)：
亀井 弘勝 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平5-174460
公開番号（公開出願番号）：特開平7-028705
出願日： 1993年07月14日
公開日（公表日）： 1995年01月31日
要約：
【要約】【目的】キャッシュメモリ1が参照された時にミスヒットした場合には主記憶装置10が参照され、かつ、その主記憶装置10のデータをライン単位でキャッシュラインと置換することにより次回の参照に備えるようにした装置において、従来キャッシュラインに関して優先レベルを与えることがなかった。したがって、優先度の低いラインであっても、ひとたびそのラインに切り替えられると、優先度の高いラインが廃棄されてしまい、また読み出さなければならなかった。【構成】置換候補キャッシュラインに対応する優先レベル情報をアドレス変換バッファのテーブル6から読み出し、アクセスされたラインの優先レベル情報と比較し、優先度の高いラインが優先度の低いラインで置換されることを禁止する。
請求項（抜粋）：
主記憶装置と、主記憶装置よりも高速小容量のキャッシュメモリとを備え、キャッシュメモリが参照された時にミスヒットした場合には、主記憶装置が参照され、かつ、その主記憶装置のデータをライン単位でキャッシュメモリに記憶されたいずれかのラインと置換することにより次回の参照に備えるようにしたキャッシュメモリ装置において、論理キャッシュ上にあるラインの仮想アドレスと主記憶装置の物理アドレスとの対応付けを行うために使用されるアドレス変換バッファTLBに、各ラインの仮想アドレスに対応させて、当該ラインの置換の優先度を示す優先レベル情報を格納しておき、ミスヒット時にキャッシュメモリに記憶されているいずれかのラインを主記憶装置に記憶されたラインと置換する際に、キャッシュメモリに記憶されている置換候補ラインと、メモリアクセスされたラインとの両仮想アドレスに基づいて前記TLBに格納されている優先レベル情報をそれぞれ参照する情報アクセス回路と、情報アクセス回路により参照された優先レベル情報の優先度を比較する優先レベル判定回路と、優先レベル判定回路により比較された結果に応じて、優先度の高いラインを優先度の低いラインで置換することを禁止する置換禁止回路とを設けたことを特徴とするキャッシュメモリ装置。
IPC (2件)：
G06F 12/08 310
, G06F 12/10
