データ受信制御装置

発明者：
出願人/特許権者： ,
公報種別：公開公報
出願番号（国際出願番号）：特願平4-326282
公開番号（公開出願番号）：特開平6-149735
出願日： 1992年11月12日
公開日（公表日）： 1994年05月31日
要約：

【要約】【目的】メモリをトグル使用してデータを受信する際のデータ受信効率を向上すること。【構成】CPU32のI/O命令によりF/F回路69に「0」がセットされると、第1セレクタ63はDMAC回路35を、第2セレクタ64はCPU32を選択し、またバッファ65,68がイネーブル、66,67がディスイネーブルされる。これにより、第1メモリ61は、DMACアクセスとなり、DMACデータバス71を介したセントロデータが受信される。また、第2メモリ62はCPUアクセスとなり、CPUデータバス70により記憶データがCPU32へ送られる。逆に、上記F/F回路69に「1」をセットした場合には、第1メモリ61がCPUアクセスで、第2メモリ62がDMAアクセスとなる。

請求項（抜粋）：

上位機器から送信されてくるデータを受信し、該データを一時蓄積記憶して、次段の処理部へ該データを送り出す制御を行うデータ受信制御装置において、データを記憶する2つの記憶素子からなる受信バッファメモリと、上位機器から入力するデータを前記受信バッファメモリに書き込むDMAC回路と、前記受信バッファメモリに書き込まれたデータを読出すCPUと、前記DMAC回路が一方の前記記憶素子をライトアクセス中は、前記CPUが他方の前記記憶素子をリードアクセスするよう切り換える切換手段と、を具備することを特徴とするデータ受信制御装置。

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