半導体試験装置内蔵の出力分岐回路

発明者：
出願人/特許権者：
公報種別：公開公報
出願番号（国際出願番号）：特願平7-084799
公開番号（公開出願番号）：特開平8-254568
出願日： 1995年03月16日
公開日（公表日）： 1996年10月01日
要約：

【要約】【目的】インタリーブ回路(高速試験)を持つ半導体試験装置でインタリーブ動作を不要としたDUTの試験(低速試験)では2倍の個数を同時に試験できる半導体試験装置内蔵の出力分岐回路を提供する。【構成】パターン発生器10と波形整形部20と分岐回路1A62と分岐回路1B63を有した半導体試験装置において、分岐回路1A62と分岐回路1B63の出力がパターン波形成形回路70、71に入力出来るように設け、パターン波形成形回路70、71より出力されるパターン波形をDUTに入力出来るようDUT試験用端子を各2箇所、計4個所設けた。インタリーブ動作をする場合とインタリーブ動作をしない場合を制御する制御信号と固定信号を入力できるようにパターン波形成形回路70、71に設けた。

請求項（抜粋）：

パターン発生器(10)と波形整形部(20)と分岐回路1A(62)と分岐回路1B(63)を有した半導体試験装置において、波形整形部(20)のパルスSET1を分岐したSET1Aと、RESET1を分岐したRESET1Aを入力するリセットーセット・フリップフロップ(53)を設け、波形整形部(20)のパルスSET2を分岐したSET2Aと、RESET2を分岐したRESET2Aを入力するリセットーセット・フリップフロップ(54)を設け、分岐回路1A(62)のリセットーセット・フリップフロップ(55)の出力パターン波形PATAと制御信号端子(C1)の制御信号を入力するアンド・ゲート(81)を設け、固定信号と制御信号端子(C1)の制御信号を入力するアンド・ゲート(821)を設け、リセットーセット・フリップフロップ(53)のパターン波形PAT1Aと制御信号端子(C2)の制御信号を入力するアンド・ゲート(83)を設け、リセットーセット・フリップフロップ(54)のパターン波形PAT2Aと制御信号端子(C2)の制御信号を入力するアンド・ゲート(84)を設け、アンド・ゲート(81、83)の出力を入力し、パターン波形PAT1A1をDUT(3)に出力するオア・ゲート(45)を設け、アンド・ゲート(82、84)の出力を入力し、パターン波形PAT2A1をDUT(4)に出力するオア・ゲート(46)を設け、以上の構成を具備していることを特徴とした半導体試験装置内蔵の出力分岐回路。

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