特許
J-GLOBAL ID：200903022938535123
CMOS論理回路
発明者：
出願人/特許権者：
代理人 (1件)：
梅田 勝
公報種別：公開公報
出願番号（国際出願番号）：特願平8-015070
公開番号（公開出願番号）：特開平9-214324
出願日： 1996年01月31日
公開日（公表日）： 1997年08月15日
要約：
【要約】【課題】 簡単な回路の追加で、CMOS論理回路に於ける貫通電流の発生を防止する。【解決手段】 入力端子3とPチャンネル型MOSトランジスタ1のゲートとの間に、抵抗5とダイオード6の並列接続回路から成る立下り遅延素子11を挿入し、また、入力端子3とNチャンネル型MOSトランジスタ2のゲートとの間に、抵抗7とダイオード8の並列接続回路から成る立上り遅延素子12を挿入して、両トランジスタ同時オン期間の発生を防止する。
請求項（抜粋）：
Pチャンネル型MOSトランジスタとNチャンネル型MOSトランジスタとを組み合わせて構成されるCMOS論理回路に於いて、入力端子と上記Pチャンネル型MOSトランジスタのゲートとの間に立下り遅延素子を挿入し、上記入力端子と上記NチャンネルMOSトランジスタのゲートとの間に立上り遅延素子を挿入して成ることを特徴とするCMOS論理回路。
IPC (4件)：
H03K 19/20
, H03K 17/16
, H03K 17/687
, H03K 19/0948
H03K 19/20
, H03K 17/16 L
, H03K 17/687 F
, H03K 19/094 B
