特許
J-GLOBAL ID：200903022941945405

低消費電流回路

発明者：
地下 裕幸

地下 裕幸 について


出願人/特許権者：
エヌイーシーテレネットワークス株式会社

エヌイーシーテレネットワークス株式会社 について


代理人 (1件)： 熊谷 雄太郎
公報種別：公開公報
出願番号（国際出願番号）：特願平10-180027
公開番号（公開出願番号）：特開2000-013211
出願日： 1998年06月26日
公開日（公表日）： 2000年01月14日
要約：
【要約】【課題】 ラッチアップ状態が継続されると、本来電圧駆動型のCMOS素子でも予想以上の電流が流れ、内部配線などが発熱・溶解を起こし、結果的に破壊されてしまうが、CMOS集積回路を使用する電子回路では完全なラッチアップ対策が施されていない。【解決手段】 CMOS集積回路A9に正電圧電源VDDを断続するスイッチSW11を設ける。更にまた共通回路A7の出力とCMOS集積回路A9の入力との間に入力信号を断続するスイッチSW16を設ける。スイッチSW11、SW16を連動させ、CMOS集積回路A9の未使用時にはCMOS集積回路A9の信号入力8及び正電源端子14を電気的に開放する。
請求項（抜粋）：
1個または複数個のCMOS集積回路と、該CMOS集積回路の一つを選択すると共に前記CMOS集積回路の入力信号を生成する機能を有する共通回路とを備えた低消費電流回路において、前記CMOS集積回路に供給する電源を断続する第1のスイッチと、前記CMOS集積回路に供給する前記共通回路よりの入力信号を断続する第2のスイッチとを有し、該第2のスイッチを前記第1のスイッチに連動させ、未使用時の前記CMOS集積回路の正電源端子と信号入力端子を開放することを特徴とした低消費電流回路。
IPC (2件)：
H03K 19/00 ,  H03K 19/003
FI (2件)：
H03K 19/00 A ,  H03K 19/003 E
Fターム (10件)：
5J032AB02 ,  5J032AC04 ,  5J056AA00 ,  5J056BB17 ,  5J056BB49 ,  5J056DD12 ,  5J056DD28 ,  5J056EE03 ,  5J056FF07 ,  5J056FF08
引用特許：
審査官引用 (3件)
  • 電子機器
    公報種別：公開公報   出願番号：特願平6-042575   出願人：株式会社東芝
  • 半導体集積回路
    公報種別：公開公報   出願番号：特願平5-034904   出願人：三菱電機株式会社
  • 特開平1-298812

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