特許

J-GLOBAL ID：200903022946163910

半導体装置

発明者： 蔵口 雅彦
出願人/特許権者： 株式会社東芝
代理人 (7件)： 三好 秀和 ,  岩▲崎▼ 幸邦 ,  川又 澄雄 ,  中村 友之 ,  伊藤 正和 ,  高橋 俊一 ,  高松 俊雄
公報種別：公開公報
出願番号（国際出願番号）：特願2003-307916
公開番号（公開出願番号）：特開2005-079346
出願日： 2003年08月29日
公開日（公表日）： 2005年03月24日
要約：

【課題】 バイアス電界の集中を緩和して、オン抵抗を増加させることなく耐圧の向上を実現する半導体装置を提供する。【解決手段】窒化物系III-V族化合物半導体からなるキャリア走行層1と、そのキャリア走行層1上に配置され、格子定数がキャリア走行層1の格子定数より小さい窒化物系III-V族化合物半導体からなる障壁層2と、その障壁層2上に配置されたドレイン電極4及びソース電極5と、障壁層2上にドレイン電極4とソース電極5との間に配置され、格子定数が障壁層2の格子定数より小さい半導体からなる歪み印加層3と、その歪み印加層3上に配置されたゲート電極6とを備える。ゲート電極のドレイン端と歪み印加層3のドレイン端P1との、キャリア走行層1と障壁層2との第1界面21と平行な距離W1が、障壁層2の膜厚d1の5倍以内である。【選択図】 図1

請求項（抜粋）：

窒化物系III-V族化合物半導体からなるキャリア走行層と、 該キャリア走行層上に配置され、格子定数が前記キャリア走行層の格子定数より小さい窒化物系III-V族化合物半導体からなる障壁層と、 該障壁層上に配置されたドレイン電極及びソース電極と、 前記障壁層上に前記ドレイン電極と前記ソース電極との間に配置され、格子定数が前記障壁層の格子定数より小さい半導体からなる歪み印加層と、 該歪み印加層上に配置されたゲート電極 とを備え、ドレイン-ソース間電圧による前記キャリア走行層と前記障壁層との界面での電界の極大位置と、前記歪み印加層のドレイン端との、前記界面と平行な距離が、前記歪み印加層の下端から前記界面までの間隔の5倍以内であることを特徴とする半導体装置。

IPC (2件)：

H01L21/338 ,  H01L29/812

FI (1件)：

H01L29/80 Q

Fターム (17件)：

5F102FA01 ,  5F102GB01 ,  5F102GC01 ,  5F102GD01 ,  5F102GL04 ,  5F102GL07 ,  5F102GL09 ,  5F102GM04 ,  5F102GM07 ,  5F102GM08 ,  5F102GM10 ,  5F102GQ01 ,  5F102GR12 ,  5F102GS03 ,  5F102GS06 ,  5F102HC02 ,  5F102HC15