特許
J-GLOBAL ID：200903022957332055
タイミング回路
発明者：
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出願人/特許権者：
代理人 (1件)：
加藤 公久
公報種別：公開公報
出願番号（国際出願番号）：特願平11-138419
公開番号（公開出願番号）：特開2000-188535
出願日： 1999年05月19日
公開日（公表日）： 2000年07月04日
要約：
【要約】【課題】クロック・ツリーをなすドライバに固有の遅延を利用して予め定義された関係を実現するタイミングまたは制御回路を提供する。【解決手段】ライン62の入力クロック信号62は、第1のクロック・ツリー70まで伝搬し、複数の出力ライン(71〜75)によって出力される。入力クロック信号は、組み合わせ論理回路90にも入力される。組み合わせ論理回路90は、入力クロック信号と第1のクロック・ツリー70の出力を組み合わせ、中間信号を発生する。組み合わせ論理回路90の出力は、第2のクロック・ツリー80に入力され、複数のライン(81〜85)を出力する。第1のクロック・ツリー出力信号は、ライン71によって論理回路95まで伝搬し、第2のクロック・ツリー出力信号は、ライン81を介して論理回路95まで伝搬する。
請求項（抜粋）：
タイミング回路であって、入力と、第1のクロック・ツリーとして実施され、第1のクロック・ツリー出力信号を送り出す、前記入力に結合された遅延素子と、前記入力からの信号と前記第1のクロック・ツリー出力信号を組み合わせて、前記第1のクロックツリー出力信号に対し定義された時間関係をなす組み合わせ信号が得られるようにする組み合わせ回路と、前記遅延素子及び前記組み合わせ回路に結合されて、前記第1のクロック・ツリー出力信号及び前記組み合わせ信号を受信する機能論理回路とを有するタイミング回路。
IPC (2件)：
FI (2件)：
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