特許

J-GLOBAL ID：200903022972781117

スタックセルメモリデバイスおよびそれを形成するための方法

発明者： 諸井 政幸 ,  廣瀬 清実 ,  朴 勝司
出願人/特許権者： テキサス インスツルメンツ インコーポレイテツド
代理人 (1件)： 浅村 皓 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平9-225389
公開番号（公開出願番号）：特開平10-093053
出願日： 1997年08月21日
公開日（公表日）： 1998年04月10日
要約：

【要約】【課題】 ソフトエラーの発生を抑制しながらDRAMの集積密度を高めること【解決手段】 半導体領域10上には円筒形スペーサ領域18が配置され、このスペーサ領域28はこのコンタクト領域14を露出するように記憶ノードコンタクト領域14を囲む。スペーサ領域28の内側部分、外側部分および上方部分を導電性記憶ノード22が囲み、記憶ノードコンタクト領域14に電気的に結合され、記憶ノード22には導電性プレート26が容量性結合される。

請求項（抜粋）：

トランジスタとコンデンサとを含むメモリセルであって、半導体領域上に形成され、この領域から絶縁された転送ゲートと、転送ゲートの下方において半導体領域内に配置されたチャンネル領域と、転送ゲートの第1エッジに隣接し、半導体領域内に配置されたビットラインコンタクト領域と、転送ゲートの第2エッジに隣接し、半導体領域内に配置され、チャンネル領域によってビットラインコンタクト領域から離間した記憶ノードコンタクト領域と、記憶ノードコンタクト領域内に配置された円筒形スペーサ領域と、スペーサ領域の内側部分、外側部分および上方部分を囲み、記憶ノードコンタクト領域に電気的に結合された導電性記憶ノードと、導電性記憶ノードに容量結合された導電性プレートとを備えたメモリセル。

IPC (4件)：

H01L 27/108 ,  H01L 21/8242 ,  H01L 27/04 ,  H01L 21/822

FI (2件)：

H01L 27/10 621 C ,  H01L 27/04 C