特許
J-GLOBAL ID：200903022974008326
メモリアレイ用の二重動的センスアンプ
発明者：
出願人/特許権者：
代理人 (1件)：
小橋 一男 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平5-325000
公開番号（公開出願番号）：特開平6-349282
出願日： 1993年12月22日
公開日（公表日）： 1994年12月22日
要約：
【要約】【目的】 二重のダイナミックセンスアンプを使用することによってメモリアレイを読取る方法及び回路を提供する。【構成】 第一及び第二ダイナミックセンスアンプが入力ライン及び相補的入力ラインへ接続している。ラッチ及びクロック回路もこれら二つのダイナミックセンスアンプへ接続している。第一クロック信号が第一センスアンプをイネーブルして入力及び相補的入力ライン上のデータを読取り、一方第一分離信号が第一センスアンプを入力及び相補的入力ラインから分離させる。第一センスアンプにより読取られたデータに基づいてラッチへ出力が供給される。次いで、第二クロック信号及び第二分離信号が第二センスアンプへ入力されて第二センスアンプをイネーブルさせ入力及び相補的入力ライン上のデータを読取らせる。該ラッチの状態は、第二センスアンプにより読取られたデータに基づいて変化するか又は変化することがない。
請求項（抜粋）：
メモリアレイに使用する回路において、入力ライン及び相補的入力ラインへ接続した第一センスアンプ、前記入力ライン及び相補的入力ラインへ接続した第二センスアンプ、前記第一及び第二センスアンプへ接続したクロック回路、を有しており、前記クロック回路が前記第一センスアンプが前記入力ライン及び相補的入力ライン上のデータを読取ることを可能とする第一クロック信号を発生し、且つ前記クロック回路は前記第二センスアンプが前記入力ライン及び相補的入力ライン上のデータを読取ることを可能とする第二クロック信号を発生し、且つ前記第一及び第二クロック信号は前記メモリアレイの一つの読取サイクル期間中に発生されることを特徴とする回路。
IPC (2件)：
G11C 11/419
, G11C 11/409
G11C 11/34 311
, G11C 11/34 353 E
