特許
J-GLOBAL ID：200903022992988761
半導体記憶装置
発明者：
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出願人/特許権者：
代理人 (1件)：
深見 久郎 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平6-106663
公開番号（公開出願番号）：特開平7-135301
出願日： 1994年05月20日
公開日（公表日）： 1995年05月23日
要約：
【要約】【目的】 形状均一性が高く、高集積化に適する半導体記憶装置を提供する。【構成】 チップ7上を少なくとも2行2列の4面の領域に分割し、各領域には、列方向に一定のピッチで配置された第1制御回路2a〜2cの間にメモリアレイブロック1を配置される。第1制御回路2cに隣接してコラムデコーダが配置される。第1制御回路2a〜2cに対応して第2制御回路3a,3bが配置される。第2制御回路のうちコラムデコーダ4側の第2制御回路3b以外は同一パターンで形成される。
請求項（抜粋）：
一列に配置された複数のメモリアレイブロックと、前記メモリアレイブロックの間と両端に配置され、少なくともセンスアンプ回路を含む複数の第1制御回路と、前記第1制御回路のうち一端側に配置された第1制御回路と平行に配置されたコラムデコーダと、前記メモリアレイブロックごとに対応して設けられた複数のロウデコーダと、前記第1制御回路ごとに対応して設けられた複数の第2制御回路とを含み、前記複数のロウデコーダの半導体基板表面における形成領域の幅は、前記メモリアレイブロックの半導体基板表面における形成領域の幅と実質的に等しく、前記複数の第1制御回路のうち前記コラムデコーダ側に位置する1つの第1制御回路に対応した第2制御回路以外の第2制御回路は、同一パターンで形成される半導体記憶装置。
IPC (2件)：
H01L 27/10 471
, G11C 11/401
