特許
J-GLOBAL ID：200903023061922232
低電源電圧を使用する半導体メモリ装置
発明者：
出願人/特許権者：
代理人 (1件)：
高月 猛
公報種別：公開公報
出願番号（国際出願番号）：特願平6-068262
公開番号（公開出願番号）：特開平6-309871
出願日： 1994年04月06日
公開日（公表日）： 1994年11月04日
要約：
【要約】【目的】低電源電圧であっても感知動作の信頼性が高く、メモリセルのキャパシタ再充電に際しソフトエラーに対する十分な電圧を供給でき、高集積化に適した半導体メモリ装置の提供。【構成】p形ラッチ62、63に電源電圧Vccを供給する第1プルアップ手段50と、第1プルアップ手段50を制御する第1プルアップ制御回路80と、昇圧回路から得られる昇圧電圧Vppをp形ラッチへ供給する第2プルアップ手段51と、第2プルアップ手段51を制御する第2プルアップ制御回路81とを備える。制御信号φ7はn形ラッチ68、69の動作後にエネーブルされ、その後の制御信号φ7のディスエーブルに同期して制御信号φ8がエネーブルされる。第1プルアップ手段50によりVccが損失なくビット線BLに伝えられ、センシングマージンが十分となる。また、再充電に際して第2プルアップ手段51によりVppを伝達するので十分な電荷をメモリセルに与えられ、しかも昇圧用のキャパシタを用いる必要がないので回路専有面積を抑えられる。
請求項（抜粋）：
パストランジスタ及びストレージキャパシタからなるメモリセルと、対応するメモリセルに接続されたビット線と、ビット線の電位差を感知・増幅するためのセンスアンプとを有する半導体メモリ装置において、チップ外部から印加される電源電圧を昇圧する昇圧手段と、ビット線に接続され、ストレージキャパシタが放電された後に当該ストレージキャパシタを充電する再充電手段と、電源電圧を再充電手段へ伝達する第1プルアップ手段と、昇圧手段からの昇圧電圧を再充電手段へ伝達する第2プルアップ手段と、第1プルアップ手段を制御する第1プルアップ制御手段と、第2プルアップ手段を制御する第2プルアップ制御手段と、を備えることを特徴とする半導体メモリ装置。
引用特許：
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