特許
J-GLOBAL ID：200903023063104278
ダイナミックランダムアクセスメモリシステムを制御するメモリコントローラ、およびダイナミックランダムアクセスメモリシステムへのアクセスの制御方法
発明者：
出願人/特許権者：
代理人 (1件)：
深見 久郎 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平8-078750
公開番号（公開出願番号）：特開平9-055081
出願日： 1996年04月01日
公開日（公表日）： 1997年02月25日
要約：
【要約】【課題】 改良された書込アクセスバッファを用い、ポストされた書込のスキップされたものを追跡し、かつポストされた書込を狂った順序でDRAMに転送する。【解決手段】 メモリサブシステムは、ダイナミックランダムアクセスメモリ(DRAM)に対するポスト書込バッファを含む。ポスト書込バッファは、ポストされた書込に先行して読出アクセス処理を行うことを可能にするリードアラウンド論理を含む。データは通常の先入先出に従ってポスト書込バッファからDRAMに転送されるが、ページモード動作を利用するために、ポストされた書込が狂った順序で書込まれ得るように現在のメモリアクセスと同じロウアドレスを有するポストされた書込には、その他のポストされた書込に対する優先順位が与えられる。
請求項（抜粋）：
それぞれのアドレスと、ダイナミックランダムアクセスメモリ(DRAM)システムの前記アドレスに書込まれるべき関連データとを有する複数個の書込アクセスリクエストを受取る前記DRAMシステムを制御するメモリコントローラであって、前記書込アドレスの各々は、ロウアドレス部とカラムアドレス部とを有し、前記メモリコントローラは、前記書込アクセスリクエストの各々に関する関連データを前記DRAMシステムに書込むことができるまで前記書込アクセスリクエストの各々に関する前記書込アドレスおよび関連データを一時的にストアする複数個の場所を有するバッファを備え、前記ストアされたアドレスおよびデータは、前記書込アクセスリクエストが受取られる順番に対応する順番で前記バッファに維持され、前記DRAMシステムへの次のアクセスとして前記複数個の書込アクセスリクエストのうちの1つに関連するアドレスおよびデータを選択するアクセスシーケンス制御回路をさらに備え、前記アクセスシーケンス制御回路は、前記ストアされたアドレスの各々の前記ロウアドレス部を現在のアクセスの前記ロウアドレス部と比較し、前記現在のアクセスの前記ロウアドレス部と同じロウアドレス部をそれぞれ有する書込アクセスリクエストを識別するコンパレータと、前記コンパレータに応答して、前記現在のアクセスの前記ロウアドレス部とは異なるロウアドレス部を有する識別されていない書込アクセスリクエストを選択する前に、前記識別された書込アクセスリクエストのうちの1つを前記DRAMシステムへの次のアクセスとして選択するアクセスセレクタ回路とを含み、前記識別された書込アクセスリクエストのうちの前記1つの前記選択は、前記識別されていない書込アクセスリクエストが前記識別された書込アクセスリクエストの前に出された場合でも行なわれる、メモリコントローラ。
IPC (2件)：
G11C 11/401
, G06F 12/00 560
G11C 11/34 362 C
, G06F 12/00 560 B
