特許

J-GLOBAL ID：200903023073788493

論理検証装置

発明者： 坂本 和晃 ,  堀 祐悦 ,  馬場 義紀 ,  鬼塚 宣彦
出願人/特許権者： 株式会社日立製作所 ,  株式会社日立インフォメーションテクノロジー
代理人 (1件)： 作田 康夫
公報種別：公開公報
出願番号（国際出願番号）：特願平11-204230
公開番号（公開出願番号）：特開2001-034648
出願日： 1999年07月19日
公開日（公表日）： 2001年02月09日
要約：

【要約】【課題】論理回路で必要とするクロックを、それらの周波数の最小公倍数である高速の原振周波数より、かなり低い周波数のクロックから生成することによって、シミュレーション速度の低下を低減させる。【解決手段】論理回路で必要とするクロックの周波数の最小公倍数よりもかなり低い周波数の原振クロックから、一定の割合でパルス数を削減した後、分周し、一定時間内のパルス数を調整して、論理回路で必要とするクロックを生成する。あるいは、前記の原振クロックから、複数の異なる周波数のクロックを生成し、それらを組み合わせ、一定時間内のパルス数を調整して、論理回路で必要とするクロックを生成する。それらの方法で生成したクロックを、シミュレーション対象装置に供給し、シミュレーションを行う。

請求項（抜粋）：

シミュレーション対象装置に供給する各種クロックを生成する元となる原振クロックを生成する原振クロック生成部と、前記原振クロックを入力し、一定の割合でクロックパルス数を削減し出力するパルス数削減部と、前記原振クロックおよび前記パルス数削減部の出力クロックを各々個別に分周する分周部とを有し、一定時間内のパルス数を調整することにより、シミュレーション対象装置が必要とするクロックを生成するクロック生成回路と、前記クロック生成回路の出力クロックを入力として動作するシミュレーション対象装置とから構成されることを特徴とする論理検証装置。

IPC (3件)：

G06F 17/50 ,  G06F 11/22 310 ,  H04M 3/00

FI (3件)：

G06F 15/60 664 A ,  G06F 11/22 310 T ,  H04M 3/00 E