ソース側注入を用いた分離ゲートを備えたEEPROM

発明者： , , ,
出願人/特許権者：
代理人 (1件)：大島陽一 (外1名)
公報種別：公表公報
出願番号（国際出願番号）：特願平5-512628
公開番号（公開出願番号）：特表平8-500937
出願日： 1993年01月12日
公開日（公表日）： 1996年01月30日
要約：

【要約】新規なメモリセルは、ソース側注入によって、非常に小さいプログラミング電流によるプログラミングを可能とする。所望に応じて、プログラムされるべき複数のセルが、所定のプログラミング動作に対する受容できないほど大きなプログラミング電流を必要とせずに、同時にプログラミングされる。ある実施例では、メモリアレイは、セクタに編成されており、各セクタは単一の列またはコントロールゲート(108)が共通に接続された列の集合から形成されている。ある実施例では、高速シフトレジスタが、行デコーダの代わりに用いられ、ワードライン(109)にデータをシリアルシフトインし、セクタの各ワードライン(109)の全てのデータが、シリアルローリングが完了したときに、シフトレジスタに収容される。全てのプログラムされるべきセルが、適切にプログラムされた場合、ビットラインの電流は略零になる。

請求項（抜粋）：

メモリ構造であって、第1の導電型のソース領域と、前記第1の導電型のドレイン領域と、前記ソース領域に隣接して配置された、前記第1の導電型とは相異なる第2の導電型の第1のチャネル領域と、前記ドレイン領域と前記第1のチャネル領域との間に配置された、前記第2の導電型のソースチャネル領域と、前記第2のチャネル領域の上に配置されたフローティングゲートと、メモリトランジスタのステアリング素子として働く、前記フローティングゲートの上に配置された第1のコントロールゲートと、アクセストランジスタのコントロールゲートとして働く、前記第1のチャネル領域の上に配置された第2のコントロールゲートと、前記フローティングゲートと前記第2のコントロールゲートとの間に形成され、かつ前記フローティングゲートの1個または複数のエッジと、側壁と、上部エッジの隅と、上部の一部と、底部の一部とを含むトンネル領域とを有することを特徴とするメモリ構造。

IPC (7件)：

H01L 21/8247 , G11C 16/02 , G11C 16/04 , G11C 16/06 , H01L 27/115 , H01L 29/788 , H01L 29/792

FI (4件)：

H01L 29/78 371 , H01L 27/10 434 , G11C 17/00 307 D , G11C 17/00 510 A

引用特許：

審査官引用 (11件)

特開昭62-149172
特開昭59-111369
特開平3-112166

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