特許

J-GLOBAL ID：200903023128974291

スタック型H字形セルキャパシタおよびその製造方法

発明者： ピエール・ファザン ,  ヒャン・シー・チャン
出願人/特許権者： マイクロン・テクノロジー・インコーポレイテッド
代理人 (1件)： 田澤 博昭 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平4-143656
公開番号（公開出願番号）：特開平5-175451
出願日： 1992年05月11日
公開日（公表日）： 1993年07月13日
要約：

【要約】【目的】 本発明は、H字形の断面を調節でき、キャパシタプレートの表面積を従来のスタック型キャパシタに比べて200%ないしそれ以上増加させることができる三次元ポリシリコン記憶ノードプレート(111)を提供することを目的とする。【構成】 本発明の方法によれば、従来のスタック型キャパシタの製造方法を、スタック型H字形セル(SHC)と呼ぶ三次元スタック型キャパシタを製造するために改良する。本発明におけるSHCとは、DRAMの製造プロセスにおいて使用されるキャパシタ記憶セルのことである。SHCは、H字形断面の上部と下方に延びて埋設接触子(52)を介して活性領域(21)と接触する下部を含むポリシリコン記憶ノード(111)構造からなる。ポリシリコン記憶ノード(111)構造は、ポリシリコン層(122)を、誘電体層(121)を間に挟みながら被せ、SHCキャパシタを完成する。

請求項（抜粋）：

半導体装置における記憶キャパシタであって、所定の導電型にドープされた第1のポリシリコン層(61)であって、アクセス装置の記憶ノード接合子(52)に接する第1の終端および、隣合う導電体とは誘電体層を介して離隔される第2の終端を有する第1のポリシリコン層(61)と、前記第1のポリシリコン層(61)に接する、所定の導電型にドープされた第2のポリシリコン層(91)であって、H字形断面を有する記憶ノードプレート(111)を形成する第2のポリシリコン層(91)と、前記記憶ノードプレート(111)に隣接し、前記第1のポリシリコン層(61)の第1の終端における接合子(52)の領域および第2の終端における離隔領域を除いて記憶ノードプレート(111)ととに延びるキャパシタ誘電体を含む絶縁層(121)と、上面と下面を有し前記誘電体層(121)に隣接してこの誘電体層(121)とともに延びるセルプレート(122)を形成する、所定の導電型にドープされた第3のポリシリコン層(122)を備えた記憶キャパシタ。

IPC (2件)：

H01L 27/108 ,  H01L 27/04