特許

J-GLOBAL ID：200903023161916248

半導体集積回路装置

発明者： 宮本 正文 ,  平岩 篤 ,  永井 亮
出願人/特許権者： 株式会社日立製作所
代理人 (1件)： 筒井 大和
公報種別：公開公報
出願番号（国際出願番号）：特願平11-038644
公開番号（公開出願番号）：特開2000-243851
出願日： 1999年02月17日
公開日（公表日）： 2000年09月08日
要約：

【要約】【課題】 待機モード時の消費電力が小さく、ゲート絶縁膜の劣化が抑制されたMISトランジスタを有する半導体集積回路装置を提供する。【解決手段】 薄いゲート絶縁膜tox1 を備えたpチャネルMISトランジスタMP1 とnチャネルMISトランジスタMN1 とからなるCMOS回路と電源電位Vccとの間に厚いゲート絶縁膜tox2 を備えたpチャネルMISトランジスタMP2 を挿入し、pチャネルMISトランジスタMP1 のソースとウエルとをpチャネルMISトランジスタMP2 のドレインに接続し、同様に、上記CMOS回路とグランド電位GNDとの間に厚いゲート絶縁膜tox2 を備えたnチャネルMISトランジスタMN2 を挿入し、nチャネルMISトランジスタMN1 のソースとウエルとをnチャネルMISトランジスタMN2 のドレインに接続する。

請求項（抜粋）：

半導体基板上に、ゲート絶縁膜の厚さが異なる複数種類のMISトランジスタが設けられており、前記複数種類のMISトランジスタのうち相対的に薄いゲート絶縁膜を備えた少なくとも1つのMISトランジスタによって構成された主回路と、前記主回路と電源電位またはグランド電位との間の少なくとも一方側に、前記複数種類のMISトランジスタのうち相対的に厚いゲート絶縁膜を備えたMISトランジスタによって構成された制御回路とを有しており、前記主回路を構成する前記相対的に薄いゲート絶縁膜を備えたMISトランジスタのソースと基板とが、前記制御回路を構成する前記相対的に厚いゲート絶縁膜を備えたMISトランジスタのドレインに接続されていることを特徴とする半導体集積回路装置。

IPC (6件)：

H01L 21/8238 ,  H01L 27/092 ,  H01L 29/78 ,  H01L 29/786 ,  H01L 21/336 ,  H03K 19/0948

FI (7件)：

H01L 27/08 321 L ,  H01L 27/08 321 D ,  H01L 29/78 301 C ,  H01L 29/78 301 G ,  H01L 29/78 613 A ,  H01L 29/78 617 S ,  H03K 19/094 B

Fターム (46件)：

5F040DA19 ,  5F040DB03 ,  5F040EA09 ,  5F040EB12 ,  5F040EC07 ,  5F040ED00 ,  5F040FA05 ,  5F048AB03 ,  5F048AB10 ,  5F048AC03 ,  5F048AC04 ,  5F048BA01 ,  5F048BB06 ,  5F048BB16 ,  5F048BE02 ,  5F048BE03 ,  5F048BE09 ,  5F048BG12 ,  5F110AA06 ,  5F110AA08 ,  5F110BB04 ,  5F110CC02 ,  5F110DD05 ,  5F110DD13 ,  5F110EE09 ,  5F110EE45 ,  5F110FF02 ,  5F110FF23 ,  5F110FF40 ,  5F110GG02 ,  5F110GG12 ,  5F110NN62 ,  5F110NN66 ,  5F110NN78 ,  5J056AA00 ,  5J056BB49 ,  5J056DD13 ,  5J056DD29 ,  5J056EE04 ,  5J056EE11 ,  5J056FF01 ,  5J056FF07 ,  5J056FF08 ,  5J056HH00 ,  5J056HH01 ,  5J056KK02