特許

J-GLOBAL ID：200903023176145086

シンクロナス半導体メモリ装置、シンクロナス半導体メモリ装置の動作方法およびデータ転送システム

発明者： 戸田 春希
出願人/特許権者： 株式会社東芝
代理人 (1件)： 鈴江 武彦 (外6名)
公報種別：公開公報
出願番号（国際出願番号）：特願平8-238159
公開番号（公開出願番号）：特開平9-139072
出願日： 1996年09月09日
公開日（公表日）： 1997年05月27日
要約：

【要約】【課題】 シリアルデータ出力を行うための出力レジスタを持ちながらも、制限サイクル以外のサイクルからでもアドレスをデータ転送経路に導くことができ、かつ消費電力が少ないシンクロナス半導体メモリ装置を提供すること。【解決手段】 クロック(BCK)の2サイクルに対応したサイクルから、シリアルアクセスが始められるとき、第1〜第3パイプラインステージ(S1、S2、S3)の全てを分離せず、第1パイプラインステージ(S1)と第2パイプラインステージ(S2)とをスルー状態とし、クロック(BCK)の2サイクルから外れたサイクルから、シリアルアクセスが始められるとき、第1〜第3パイプラインステージ(S1、S2、S3)の全てを分離させるパイプライン制御機能を含むデータ転送制御回路301を持つ。

請求項（抜粋）：

データの転送をクロックによって制御するデータ転送システムであって、パイプライン分離部を含み、データを一時的に保持するN個のパイプラインステージに分離可能な、一度にa個のデータをパラレルに転送するデータ転送路と、前記a個のデータの転送が、aサイクルに対応するサイクルから開始されたとき、n(=N-1)個の前記パイプライン分離部のうち、n(n=a/m;mは前記分離され、隣接するパイプラインステージ間のデータ転送に必要なサイクルの数)-1個をスルーし、前記N個のパイプラインステージの全てを分離せず、前記a個のデータの転送が、aサイクルとは異なったサイクルから開始されたとき、前記n個のパイプライン分離部の全てを活性化させ、前記N個のパイプラインステージの全てを分離させる、前記パイプラインステージ分離部を制御する制御部とを具備することを特徴とするデータ転送システム。