半導体記憶装置及びその製造方法

発明者： ,
出願人/特許権者：
代理人 (1件)：柿本恭成
公報種別：公開公報
出願番号（国際出願番号）：特願平6-118628
公開番号（公開出願番号）：特開平7-326679
出願日： 1994年05月31日
公開日（公表日）： 1995年12月12日
要約：

【要約】【目的】キャパシタの容量を増大させる。【構成】シリコン基板11にトランスファーゲート12が形成されている。シリコン基板11上、及びトランスファーゲート12上には、層間絶縁膜として酸化膜13、及び窒化膜14が形成されている。酸化膜13、及び窒化膜14に開孔されたコンタクトホール15内に窒化膜14表面から突出した第1下部電極16が形成されている。窒化膜14上に第1下部電極16の側面、及び上面で繋がり第1下部電極16上から短辺方向、及び長辺方向に十字型に溝を有する第2下部電極17が形成されている。第1下部電極16、及び第2下部電極17を覆うようにキャパシタ絶縁膜18が形成され、さらにキャパシタ絶縁膜18上に上部電極19が形成されている。第1下部電極16、及び第2下部電極17とによって下部電極を構成し、下部電極/キャパシタ絶縁膜18/上部電極19とによってキャパシタを構成する。

請求項（抜粋）：

半導体基板上に層間絶縁膜と、前記層間絶縁膜に開孔されたコンタクトホールに埋め込まれ、前記層間絶縁膜表面から突出する突出部を有する第1下部電極と、前記層間絶縁膜上に、前記第1下部電極の側面、及び上面で繋がり該第1下部電極上から短辺方向、及び長辺方向にそれぞれ溝を有する第2下部電極と、前記第2下部電極を覆うキャパシタ絶縁膜と、前記キャパシタ絶縁膜上に上部電極とを、備えたことを特徴とする半導体記憶装置。

IPC (4件)：

H01L 21/8242 , H01L 27/108 , H01L 27/04 , H01L 21/822

FI (2件)：

H01L 27/10 325 C , H01L 27/04 C

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