特許
J-GLOBAL ID：200903023248277551
電界効果トランジスタの製造方法
発明者：
,
出願人/特許権者：
代理人 (1件)：
尾身 祐助
公報種別：公開公報
出願番号（国際出願番号）：特願平7-210191
公開番号（公開出願番号）：特開平9-045894
出願日： 1995年07月27日
公開日（公表日）： 1997年02月14日
要約：
【要約】【目的】 ダブルリセス構造をばらつきの少ない形状に形成しうるようにして耐圧特性のばらつきを抑制する。【構成】 半絶縁性GaAs基板1上に、i-GaAsバッファ層2、InGaAs電子走行層3、n-AlGaAs電子供給層4、n-InGaPスペーサ層5、n+ -GaAsコンタクト層6を成長させた後、ソース電極7およびドレイン電極8を形成する〔(a)〕。第2のリセスのパターンの開口を有するフォトレジスト膜9aを形成し、これをマスクとしてn+ -GaAsコンタクト層6を選択的にエッチングし、続いてn-InGaPスペーサ層5を選択的にエッチングして第1のリセスを形成する〔(b)〕。次に、n+ -GaAsコンタクト層6を選択的にサイドエッチして、第1のリセスを形成する〔(c)〕。その後、Alの蒸着とリフトオフによりゲート電極10を形成する〔(d)〕。
請求項（抜粋）：
(1)高抵抗化合物半導体基板上に、電子走行層、電子供給層、該電子供給層とはエッチング性を異にする材料からなるスペーサ層および該スペーサ層とはエッチング性を異にする材料からなるコンタクト層を順に成長させる工程と、(2)前記コンタクト層上にゲート電極形成領域上に開口を有するフォトレジスト膜を形成する工程と、(3)前記フォトレジスト膜をマスクとして前記コンタクト層を選択的にエッチングする工程と、(4)前記フォトレジスト膜をマスクとして前記スペーサ層を選択的にエッチングして第2リセス部を形成する工程と、(5)前記フォトレジスト膜をマスクとして前記コンタクト層を選択的にサイドエッチして第1リセス部を形成する工程と、(6)前記電子供給層に対しショットキー障壁を形成する材料を前記第2リセス内に充填してゲート電極を形成する工程と、を備えることを特徴とする電界効果トランジスタの製造方法。
IPC (3件)：
H01L 29/778
, H01L 21/338
, H01L 29/812
