特許

J-GLOBAL ID：200903023276308365

不揮発性半導体記憶装置及びその書き込み方法

発明者： 宮下 勝
出願人/特許権者： ソニー株式会社
代理人 (1件)： 佐藤 隆久
公報種別：公開公報
出願番号（国際出願番号）：特願平9-239875
公開番号（公開出願番号）：特開平11-086570
出願日： 1997年09月04日
公開日（公表日）： 1999年03月30日
要約：

【要約】【課題】 高集積化や高速動作を阻害することなくセルフブーストにおける効率を高め、誤書き込み禁止のマージン拡大する。【解決手段】ビット線BL又はソース線CSLに接続された2つの選択トランジスタDST,SSTと、両選択トランジスタ間に列方向に直列接続された複数のメモリトランジスタMからなるトランジスタ列NANDを行列状に複数配置させてメモリアレイが構成されている。各メモリトランジスタMのゲート電極を行方向のトランジスタ列間で共通に接続したワード線WL12にプログラム電圧Vpgmを印加することによってメモリトランジスタM1a2へのデータ書き込みを行う際、少なくとも書き込みを禁止すべきトランジスタ列NAND1bについて、これを構成するメモリトランジスタ(M1b2等)が形成された半導体の素子形成領域に負電圧を印加する負バイアス手段60を有する。

請求項（抜粋）：

ビット線とソース線の何れか一方と他方に接続された2つの選択トランジスタと、両選択トランジスタ間に列方向に直列接続された複数のメモリトランジスタとからなるトランジスタ列を行列状に複数配置させてメモリアレイが構成され、各メモリトランジスタのゲート電極を行方向のトランジスタ列間で共通に接続したワード線に対しプログラム電圧を印加することによって、メモリトランジスタへの電気的なデータ書き込みを行う不揮発性半導体記憶装置であって、前記データ書き込みの際、少なくとも書き込みを禁止すべき前記トランジスタ列について、そのトランジスタ列を構成するメモリトランジスタが形成された半導体の素子形成領域に負電圧を印加する負バイアス手段を有する不揮発性半導体記憶装置。

IPC (7件)：

G11C 16/02 ,  G11C 17/00 ,  G11C 16/04 ,  H01L 27/115 ,  H01L 21/8247 ,  H01L 29/788 ,  H01L 29/792

FI (5件)：

G11C 17/00 611 F ,  G11C 17/00 ,  G11C 17/00 622 E ,  H01L 27/10 434 ,  H01L 29/78 371