特許
J-GLOBAL ID：200903023307365508
半導体装置の製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
藤島 洋一郎
公報種別：公開公報
出願番号（国際出願番号）：特願平8-338131
公開番号（公開出願番号）：特開平10-178102
出願日： 1996年12月18日
公開日（公表日）： 1998年06月30日
要約：
【要約】 (修正有)【課題】 低電圧の素子形成領域における集積度を犠牲にすることなく、低電圧素子と高電圧素子を同一基板上に形成することができる半導体装置の製造方法。【解決手段】 高電圧素子形成領域および低電圧素子形成領域に対応させてLOCOS法により素子分離膜104を形成する。高電圧素子形成領域に対応して開口105aを有するレジスト膜105を形成し、これをマスクとして開口内のシリコン窒化膜103およびシリコン酸化膜102を除去する。熱酸化によりp型半導体基板101の高電圧素子形成領域に第1のゲート酸化膜106を選択的に形成する。このとき低電圧素子形成領域はシリコン窒化膜に覆われているため酸化膜は形成されない。低電圧素子形成領域におけるシリコン窒化膜およびシリコン酸化膜を除去したのち、低電圧素子形成領域に第2のゲート酸化膜を選択的に形成する。
請求項（抜粋）：
半導体基板の表面の複数の領域それぞれに対応させて酸化防止膜を選択的に形成する工程と、前記酸化防止膜をマスクとして前記半導体基板を酸化することにより前記半導体基板の表面に第1の酸化膜を形成する工程と、前記第1の酸化膜を形成したのち前記複数の領域のうちの少なくとも1の領域における酸化防止膜を選択的に除去する工程と、前記半導体基板を酸化することにより前記酸化防止膜を除去した領域の前記半導体基板の表面に第2の酸化膜を形成する工程と、前記第2の酸化膜を形成したのち前記半導体基板の表面に残存している他の酸化防止膜を除去する工程と、残存していた酸化防止膜を除去したのち前記半導体基板を酸化することにより前記酸化防止膜を除去した領域の前記半導体基板の表面に第3の酸化膜を形成する工程とを含むことを特徴とする半導体装置の製造方法。
IPC (2件)：
H01L 21/8234
, H01L 27/06
