特許
J-GLOBAL ID：200903023329457732
発光素子アレイの駆動回路
発明者：
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出願人/特許権者：
代理人 (1件)：
柿本 恭成
公報種別：公開公報
出願番号（国際出願番号）：特願平7-012942
公開番号（公開出願番号）：特開平8-197773
出願日： 1995年01月30日
公開日（公表日）： 1996年08月06日
要約：
【要約】【目的】 LEDアレイ中の各LEDの発光量の制御を高速に行う。【構成】 2値の印字データIdはシフトレジスタ31-1〜31-nに入力される。各ラッチ回路32-1〜32-nがそれらを保持し、各AND回路33-1〜33-nは、印字データに対応するLEDに一定の発光時間を設定する。各補正シフトレジスタ34-1〜34-nに格納され補正データは、デコード(DEC)回路35-1〜35-nによってデコードされ、各3ステート回路36-1〜36-nは、デコード結果を時分割してDAC回路37-1〜37-nに与える。各電圧切替え回路39-1〜39-nは、基準電圧を前記時分割に選択してAC回路37-1〜37-nにそれぞれ与える。DAC回路37-1〜37-nはアナログ値を生成し、ドライバ部40-1〜40-nはアナログ値に対応する駆動電流を各LEDに与える。
請求項（抜粋）：
複数個の発光素子が配列された発光素子アレイの各発光素子に駆動電流をそれぞれ供給して該発光素子を同時に一斉に駆動する発光素子アレイの駆動回路において、前記各発光素子毎の印字データを保持する保持手段と、前記各印字データに基づき前記発光素子を指定し該指定した発光素子に対して一定の発光時間を設定する発光時間設定手段と、前記各発光素子毎の階調用データまたは補正データを格納する格納手段と、前記階調用データまたは補正データをデコードし、該デコード結果を複数の出力線で出力するデコード手段と、前記デコード手段の出力線を分割して時分割出力する時分割手段と、複数の基準電圧を出力する基準電圧発生手段と、前記時分割に同期して前記基準電圧を選択切替えする電圧切替え手段と、前記電圧切替え手段で選択された基準電圧と前記時分割手段を介した各発光素子毎の前記デコード結果とを用い、該デコード結果に対応する各発光素子毎のアナログ値を生成するディジタル/アナログ変換手段と、前記発光時間設定手段によって指定された発光素子に対して前記アナログ値に応じた電流値の駆動電流を供給するドライバ手段とを、備えたことを特徴とする発光素子アレイの駆動回路。
IPC (4件)：
B41J 2/44
, B41J 2/45
, B41J 2/455
, H04N 1/036
