特許
J-GLOBAL ID：200903023336693417
高密度DRAMの製造方法および高密度DRAM
発明者：
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出願人/特許権者：
代理人 (1件)：
前田 弘 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平4-323361
公開番号（公開出願番号）：特開平6-177349
出願日： 1992年12月02日
公開日（公表日）： 1994年06月24日
要約：
【要約】【目的】 DRAMを高密度化する際に、周辺トランジスタのオフセット長を適正に維持しながら、各ワード線間にセルフアライン的にソースドレインコンタクトを形成する。【構成】 ゲート電極4を構成するワード線を形成した後、各ワード線間の間隙が埋まらない程度の薄い第1絶縁膜7を堆積する。コンタクト部9をこの第1絶縁膜7の厚み分だけエッチングし、ポリシリコンの引出し電極13を形成する。その後、第1絶縁膜7と合わせてオフセット長を設定するスペーサ厚みが得られるだけの第2絶縁膜14を堆積し、2つの絶縁膜7,14の厚み分をエッチバックしてゲート電極4の側壁にスペーサを形成した後、濃いソース、ドレインを注入する。以上により、周辺トランジスタの濃いソース、ドレインのオフセット長を大きくとりつつ、セル内のセルフアラインコンタクトを可能にする。
請求項（抜粋）：
メモリセル部とその周辺回路部とからなる高密度DRAMの製造方法であって、メモリセル部及び周辺回路部において、MOSトランジスタのゲート電極とその上部絶縁膜とを形成する工程と、該工程の後、メモリセル部及び周辺回路部の表面に第1絶縁膜を均一に堆積する工程と、該工程の後、少なくともメモリセル部の第1絶縁膜を、ゲート電極の上部絶縁膜及びゲート電極側部の第1絶縁膜を残すように異方性エッチングして、ソース,ドレイン領域に被コンタクト面を露出させた後、該被コンタクト面上に引出し電極を形成する工程と、該工程の後、上記引出し電極及び第1絶縁膜の上に、第2絶縁膜を堆積する工程と、該工程の後、上記第1,第2絶縁膜の合計膜厚分の絶縁膜を異方性エッチングして、ゲート電極側部等の段差部を残して除去し、少なくとも周辺回路のソース,ドレイン領域を露出させる工程と、該工程の後、ゲート電極及びその側部に残された第1,第2絶縁膜をマスクの一部もしくは全部として周辺回路の少なくとも1種類のトランジスタの高濃度ソース、ドレインの不純物を導入し、濃いソース、ドレインを形成する工程とを含むことを特徴とする高密度DRAMの製造方法。
IPC (2件)：
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