特許
J-GLOBAL ID：200903023343039625
マイクロコンピュータ
発明者：
,
出願人/特許権者：
代理人 (1件)：
宮園 純一
公報種別：公開公報
出願番号（国際出願番号）：特願平4-090193
公開番号（公開出願番号）：特開平5-266225
出願日： 1992年03月16日
公開日（公表日）： 1993年10月15日
要約：
【要約】 (修正有)【目的】 内蔵ROMとそれ以外のメモリとを備えたマイクロコンピュータにおいて、第三者が内蔵ROMの内容を容易に取り出せないようにする。【構成】 論理ゲート18の出力に応じて内蔵ROM6から出力されるデータを無効化する内蔵ROM読出し禁止部19とを設け、この内蔵ROM読出し禁止部19は上記論理ゲート18の出力にもとづき開閉される読出し禁止用論理ゲート21を上記内蔵ROM6の各データ出力線20に介挿して構成し、内蔵ROM6以外のメモリに格納されたプログラムによって内蔵ROM6にアクセスしようとした場合、内蔵ROMから出力されるデータを無効化する。
請求項（抜粋）：
内蔵ROMと、それ以外のメモリと、内部バスを介して上記各メモリからの命令を読込む命令フェッチ部と、この命令フェッチ部で読込まれた命令をデコードする命令デコード部と、この命令デコード部で得られた命令の情報によって命令を実行するための制御信号を生成する制御部と、この制御部の制御信号によって演算等を行い命令を実行する実行部と、上記命令フェッチ部でフェッチする命令のアドレスを示すプログラムカウンタとを備えたマイクロコンピュータにおいて、上記プログラムカウンタの値が上記内蔵ROMのアドレスでないことを検出する第1のアドレス比較器と、アドレスバスに出力されている値が上記内蔵ROMのアドレスであることを検出する第2のアドレス比較器と、上記メモリに格納されたデータをオペランドとしてアクセスするためにアドレスを出力していることを示すオペランドアクセス信号線と、上記第1,第2のアドレス比較器の出力信号と上記オペランドアクセス信号とを入力する論理ゲートと、この論理ゲートの出力に応じて上記内蔵ROMから出力されるデータを無効化する内蔵ROM読出し禁止部とを設け、上記内蔵ROM以外のメモリに格納されたプログラムによって上記内蔵ROMにアクセスしようとした場合、上記内蔵ROMから出力されるデータを無効化することを特徴とするマイクロコンピュータ。
IPC (2件)：
G06F 15/78 510
, G06F 12/14 320
