特許
J-GLOBAL ID：200903023354432400
マルチプロセッサ・システムの性能評価方法および装置
発明者：
出願人/特許権者：
代理人 (1件)：
長澤 俊一郎 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-351768
公開番号（公開出願番号）：特開2001-167061
出願日： 1999年12月10日
公開日（公表日）： 2001年06月22日
要約：
【要約】【課題】 メモリフェッチとデータアクセスを考慮したマルチプロセッサの性能評価方法および装置を提供すること。【解決手段】 各単体プロセッサに対応するトレースドリブンシミュレータ1-1〜1-nで採取した、命令キャッシュが完全にヒットすると仮定したときの命令フェッチタイミングと、フェッチした命令が格納されるべき命令バッファエントリを占有していた先行命令の発行タイミングとの発行間隔、及びフェッチアドレスからなる命令フェッチ情報を記憶手段2-1〜2-nに保存する。CPUシミュレータ4-1〜4-nは、上記命令フェッチ情報に基づき命令フェッチサイクルを見積もる。イベント処理部5は上記CPUシミュレータ4-1〜4-nからのイベントおよびメモリシステムシミュレータ6からのイベントを処理してマルチプロセッサ・システムのシミュレーションを行う。
請求項（抜粋）：
単体プロセッサのトレースドリブン・シミュレータを使って、命令キャッシュが完全にヒットすると仮定したときの命令フェッチタイミングと、フェッチした命令が格納されるべき命令バッファエントリを占有していた先行命令の発行タイミングとの発行間隔、及びフェッチアドレスからなる命令フェッチ情報を収集して、記憶手段に保存し、上記命令フェッチ情報を用いて命令フェッチに関する依存関係を抽出しマルチプロセッサ・システムの性能を評価することを特徴とするマルチプロセッサ・システムの性能評価方法。
Fターム (2件)：
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