特許

J-GLOBAL ID：200903023357735802

完全空乏SOI型半導体装置及び集積回路

発明者： 中山 創
出願人/特許権者： ソニー株式会社
代理人 (1件)： 山本 孝久
公報種別：公開公報
出願番号（国際出願番号）：特願平11-215478
公開番号（公開出願番号）：特開2001-044441
出願日： 1999年07月29日
公開日（公表日）： 2001年02月16日
要約：

【要約】【課題】閾値電圧Vthを動的に制御(変更)し得る完全空乏SOI型半導体装置を提供する。【解決手段】本発明の完全空乏SOI型半導体装置は、(A)半導体層11上に形成された絶縁層14と、(B)該絶縁層14上に形成され、素子分離領域15によって囲まれた半導体領域16Aと、(C)該半導体領域16Aに形成された、ソース/ドレイン領域23A及びチャネル形成領域24Aと、(D)該チャネル形成領域24Aから延在したボディ部26Aと、(E)ゲート電極21Aと、(F)少なくともチャネル形成領域24Aの下方の半導体層の領域12から素子分離領域15の下方の半導体層の一部分13にかけて形成された導電性領域30Aと、(G)素子分離領域15の下方に位置する導電性領域30Aの部分に接続された第1のコンタクトホール32Aと、(H)ボディ部26Aに接続された第2のコンタクトホール28Aと備える。

請求項（抜粋）：

(A)半導体層上に形成された絶縁層と、(B)該絶縁層上に形成され、素子分離領域によって囲まれた半導体領域と、(C)該半導体領域に形成された、ソース/ドレイン領域、及び、該ソース/ドレイン領域に挟まれたチャネル形成領域と、(D)該半導体領域に形成され、該チャネル形成領域から延在したボディ部と、(E)該チャネル形成領域の上方にゲート絶縁膜を介して形成されたゲート電極、から成る完全空乏SOI型半導体装置であって、(F)少なくともチャネル形成領域の下方の半導体層の領域から素子分離領域の下方の半導体層の一部分にかけて形成された導電性領域と、(G)素子分離領域の下方に位置する導電性領域の部分に接続された第1のコンタクトホールと、(H)ボディ部に接続された第2のコンタクトホール、を備えていることを特徴とする完全空乏SOI型半導体装置。

IPC (5件)：

H01L 29/786 ,  H01L 21/762 ,  H01L 21/8238 ,  H01L 27/092 ,  H01L 27/08 331

FI (6件)：

H01L 29/78 617 N ,  H01L 27/08 331 E ,  H01L 21/76 D ,  H01L 27/08 321 B ,  H01L 29/78 613 A ,  H01L 29/78 622

Fターム (56件)：

5F032AA09 ,  5F032BA01 ,  5F032CA03 ,  5F032CA17 ,  5F048AB04 ,  5F048AC03 ,  5F048BA12 ,  5F048BA16 ,  5F048BB05 ,  5F048BB08 ,  5F048BB15 ,  5F048BC06 ,  5F048BD04 ,  5F048BE03 ,  5F048BE09 ,  5F048BF06 ,  5F048BF17 ,  5F048BG14 ,  5F048DA25 ,  5F110AA06 ,  5F110AA08 ,  5F110BB04 ,  5F110BB20 ,  5F110CC02 ,  5F110DD05 ,  5F110DD13 ,  5F110DD22 ,  5F110EE02 ,  5F110EE08 ,  5F110EE09 ,  5F110EE30 ,  5F110EE31 ,  5F110EE36 ,  5F110EE45 ,  5F110FF02 ,  5F110FF23 ,  5F110GG01 ,  5F110GG02 ,  5F110GG12 ,  5F110GG13 ,  5F110GG25 ,  5F110GG52 ,  5F110HJ13 ,  5F110HK05 ,  5F110HK40 ,  5F110HL05 ,  5F110HL27 ,  5F110HM15 ,  5F110HM17 ,  5F110NN02 ,  5F110NN62 ,  5F110NN65 ,  5F110NN66 ,  5F110QQ04 ,  5F110QQ11 ,  5F110QQ17