特許

J-GLOBAL ID：200903023374615144

半導体装置及びその製造方法

発明者： 菅谷 文孝
出願人/特許権者： 新日本製鐵株式会社
代理人 (1件)： 國分 孝悦
公報種別：公開公報
出願番号（国際出願番号）：特願平8-056900
公開番号（公開出願番号）：特開平9-232453
出願日： 1996年02月20日
公開日（公表日）： 1997年09月05日
要約：

【要約】【課題】 素子分離能力及び接合耐圧が高く且つ素子分離領域の面積が狭いEEPROMなどの半導体装置を得る。【解決手段】 メモリセルアレイ部14では幅が広い開口13aを、周辺回路部15では幅が狭い開口13bをシリコン窒化膜13に形成する。しかる後、開口13bと同程度の幅の開口16aを有するフォトレジスト16を開口13a内に形成する。そして、フォトレジスト16及びシリコン窒化膜13をマスクとしたイオン注入によりチャネルストッパ層19を形成し、シリコン窒化膜13を酸化防止膜にして素子分離用のシリコン酸化膜21a、21bを形成する。このため、メモリセルアレイ部14ではソース/ドレイン拡散層33とチャネルストッパ層19とが離間し、周辺回路部15ではシリコン酸化膜21bの面積を狭くすることができる。

請求項（抜粋）：

相対的に高い動作電圧が用いられる第1の領域と、相対的に低い動作電圧が用いられる第2の領域とを具備する半導体装置の製造方法において、基板上に酸化防止膜を形成する工程と、この酸化防止膜の前記第1の領域に対応する箇所に相対的に幅が広い第1の開口部を形成する工程と、前記酸化防止膜の前記第2の領域に対応する箇所に相対的に幅が狭い第2の開口部を形成する工程と、前記第1の開口部内にレジスト膜を形成し、このレジスト膜の一部分を開口して第3の開口部を形成する工程と、前記第2の開口部と前記第3の開口部から前記基板に不純物を導入し、前記基板内の前記第1の領域及び前記第2の領域にチャネルストッパ層を形成する工程と、前記酸化防止膜で被覆されていない部分の前記半導体基板を選択的に熱酸化することにより、前記第1の領域及び前記第2の領域に素子分離用の酸化膜を形成する工程とを有していることを特徴とする半導体装置の製造方法。

IPC (6件)：

H01L 21/8247 ,  H01L 29/788 ,  H01L 29/792 ,  H01L 21/76 ,  H01L 27/115 ,  H01L 27/10 481

FI (4件)：

H01L 29/78 371 ,  H01L 27/10 481 ,  H01L 21/76 S ,  H01L 27/10 434