特許
J-GLOBAL ID：200903023381099844
バイポーラトランジスタとそのバイポーラトランジスタを搭載したBi-CMOSデバイスの製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
船橋 国則
公報種別：公開公報
出願番号（国際出願番号）：特願平3-333969
公開番号（公開出願番号）：特開平5-145024
出願日： 1991年11月21日
公開日（公表日）： 1993年06月11日
要約：
【要約】【目的】 本発明は、ゲート絶縁膜が劣化するのを防ぐとともに、エミッタ電極の膜厚よりもゲートの膜厚を厚くして素子特性の向上を図り、さらにエミッタ電極とコレクタ電極との間隔を広げて耐圧の向上を図る。【構成】 半導体基板11上に半導体層12と第1の絶縁膜24とを形成し、さらに第1の多結晶シリコン膜25でエッチングマスクになる第1,第2のパターン26,27とを設け、エッチングして、エミッタ電極18側のコレクタ電極20の下面に、電極間絶縁膜21に接続する状態になるオフセット絶縁膜22を第1の絶縁膜で形成する。また第2の多結晶シリコン膜29でエミッタ電極18とベース電極19とコレクタ電極20とを形成し、第2の多結晶シリコン膜29と第2のパターン27で各ゲート30,31とを形成する。
請求項（抜粋）：
半導体基板上に形成した半導体層と、前記半導体層の上層に形成したベース領域と、前記ベース領域の一方側に接続する状態に、前記半導体層の上層に設けたグラフトベース領域と、前記ベース領域の上層に形成したエミッタ領域と、前記ベース領域の下方の半導体層中に形成したコレクタ埋込み領域と、前記コレクタ埋込み領域に接続する状態に、前記ベース領域の他方側の前記半導体層に形成したコレクタ引き出し領域と、前記エミッタ領域に接続する状態に、前記半導体層の上面に形成したエミッタ電極と、前記グラフトベース領域に接続する状態に、前記半導体層の上面に形成したベース電極と、前記コレクタ引き出し領域に接続する状態に、前記半導体層の上面に形成したコレクタ電極と、各電極間に形成した電極間絶縁膜とよりなるバイポーラトランジスタにおいて、前記エミッタ電極側のコレクタ電極の下面に、前記エミッタ電極とコレクタ電極との間に設けた電極間絶縁膜に接続するオフセット絶縁膜を設けたことを特徴とするバイポーラトランジスタ。
IPC (3件)：
H01L 27/06
, H01L 21/331
, H01L 29/73
H01L 27/06 321 B
, H01L 29/72
