半導体装置及びその製造方法

発明者：
出願人/特許権者：
代理人 (1件)：前田弘 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平10-140721
公開番号（公開出願番号）：特開平11-340433
出願日： 1998年05月22日
公開日（公表日）： 1999年12月10日
要約：

【要約】【課題】周辺回路領域又はロジック回路領域のみならず、メモリセルアレイ領域の各素子のコンタクトの低抵抗化を図る。【解決手段】メモリセルアレイ領域30には、それぞれが素子分離膜12によって分離された複数のメモリセルがアレイ状に配置されている。各メモリセルは、アモルファスシリコンからなる電荷蓄積電極31,容量絶縁膜及び該容量絶縁膜を挟んで電荷蓄積電極31と対向するポリシリコンからなる対向電極32により構成される容量33と、該容量33に対して電荷の充放電を行なうビット線34との接続を制御するスイッチトランジスタ35とを有している。スイッチトランジスタ35のドレインとなる第1のn+ 型拡散層40のコンタクト形成領域には、Tiシリサイドからなる導電性薄膜13が形成され、該導電性薄膜13はビット線コンタクト42を介してビット線34と接続されている。

請求項（抜粋）：

半導体基板上に、電荷蓄積電極、容量絶縁膜、及び前記電荷蓄積電極と対向する対向電極が順次積層されてなる容量を備え、前記対向電極の少なくとも一部分はシリサイド化されていることを特徴とする半導体装置。

IPC (3件)：

H01L 27/108 , H01L 21/8242 , H01L 27/10 461

FI (4件)：

H01L 27/10 681 F , H01L 27/10 461 , H01L 27/10 621 C , H01L 27/10 651

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