特許
J-GLOBAL ID：200903023412056456
半導体記憶装置
発明者：
,
出願人/特許権者：
代理人 (1件)：
櫻井 俊彦
公報種別：公開公報
出願番号（国際出願番号）：特願平5-100327
公開番号（公開出願番号）：特開平6-290589
出願日： 1993年04月02日
公開日（公表日）： 1994年10月18日
要約：
【要約】〔目的〕 内蔵の複数のメモリへのデータと制御信号の伝搬遅延時間を均一かつ最小化し、各メモリの動作性能を向上すると共に、各メモリ間の性能差の少ない半導体記憶装置を提供する。〔構成〕 二次元的に配列された複数個のメモリ(1a〜1d)と、これらメモリの動作を制御する制御回路(4)と、外部の信号線に接続される複数個のパッド(2a〜2d)と、これら各パッドの一つと各メモリの一つとの間に接続されて対応のパッドと対応のメモリ間の入出力データを仲介する複数個の入出力回路(3a〜3d)とを備え、各パッド(2a〜2d)の一つと対応の入出力回路と対応のメモリとから成る複数のメモリブロック(A〜D)が線対称の配列状態を保ちながら半導体チップ上に配置されている。
請求項（抜粋）：
二次元的に配列された複数個のメモリと、これらメモリの動作を制御する制御回路と、外部の信号線に接続される複数個のパッドと、これらパッドの一つと前記各メモリの一つとの間に接続されて対応のパッドと対応のメモリ間の入出力データを仲介する複数個の入出力回路とが半導体チップ上に配置された半導体記憶装置において、前記各パッドの一つと対応の入出力回路と対応のメモリとから成る複数のメモリブロックが線対称の配列状態を保ちながら前記半導体チップ上に配置されたことを特徴とする半導体記憶装置。
IPC (2件)：
FI (2件)：
G11C 11/34 345
, G11C 11/34 371 K
