特許

J-GLOBAL ID：200903023422041589

高品質の酸化膜を成長させるための方法

発明者： マーク・アイ・ガードナー ,  ヘンリー・ジム・フルフォード・ジュニア
出願人/特許権者： アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド
代理人 (1件)： 深見 久郎 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平5-250642
公開番号（公開出願番号）：特開平6-196716
出願日： 1993年10月06日
公開日（公表日）： 1994年07月15日
要約：

【要約】【目的】 CMOS EEPROMプロセスのPウェルにおけるゲート酸化膜(222)およびトンネル酸化膜(220)の両方の品質を改良する。【構成】 ゲート酸化膜を成長させ、その場でアニールする。フォトレジスト層をゲート酸化膜の領域を露出するように設け、半導体の表面を露出するようにエッチングしフォトレジスト層を除去する。残りのゲート酸化膜を部分的にエッチングし、その厚さを減じ、露出した半導体表面上に形成されたかもしれない自然酸化膜を除去する。最後に、露出した半導体表面上にトンネル酸化膜を成長させる。(トンネル酸化膜の領域で)ゲート酸化膜はトンネル酸化膜の成長前に完全に除去されるが、このトンネル酸化膜の質はゲート酸化膜のその場でのアニールにより大きく改良される。トンネル酸化膜成長前に完全に除去されなかった、再酸化されたゲート酸化膜はより高い降伏電圧を示す。

請求項（抜粋）：

集積回路製造プロセスにおいて、半導体本体の表面上に高品質の酸化膜を成長させるための方法であって、半導体表面の領域上に第1の酸化膜を成長させるステップと、第1の酸化膜をアニールするステップと、第1の酸化膜をアニールするステップに続いて、半導体の表面領域から第1の酸化膜を除去するステップと、第1の酸化膜を除去するステップに続いて、半導体の表面領域上に第2の酸化膜を成長させるステップとを含む、方法。

IPC (3件)：

H01L 29/788 ,  H01L 29/792 ,  H01L 21/316

引用特許：

審査官引用 (4件)

• 特開昭61-222175
  
• 特開昭61-222175
  
• 特開平4-230077
  
• 特開平2-153574