ΔΣ変調器

発明者：
出願人/特許権者：
代理人 (1件)：野田茂
公報種別：公開公報
出願番号（国際出願番号）：特願平11-316688
公開番号（公開出願番号）：特開2001-136072
出願日： 1999年11月08日
公開日（公表日）： 2001年05月18日
要約：

【要約】【課題】安定かつ高次のノイズシェープ効果が得られ、最大サンプリング周波数の低下を抑制し、信号帯域内のS/Nを改善できるΔΣ変調器を提供すること。【解決手段】 n段カスケードに接続した1次ΔΣ変調器311〜311n間に遅延器351〜35nを挿入し、最終段を除くすべての1次ΔΣ変調器のコンパレータの出力と入力の減算結果を遅延器351〜35nに入力して各1サンプリングクロック分遅延させて1次ΔΣ変調器312〜31nに入力し、1次ΔΣ変調器311〜311nの2値量子化された出力を、nを次数、mを1次ΔΣ変調器のステージ番号としたときに、1次ΔΣ変調器311〜311nの出力側に接続された(n-m+1)個の遅延器341〜34nの個数分に相当するサンプリングクロック分遅延して出力加算器33で加算して出力信号を得る。

請求項（抜粋）：

減算器による入力信号とフィードバック信号の減算結果を1サンプリングクロックごとに累積加算した累積加算器出力からコンパレータで2値量子化された出力信号を生成するとともに、このコンパレータの出力信号を第1遅延器で1サンプリングクロック遅延させて上記フィードバック信号を上記減算器にフィードバックし、n段カスケードに接続されたn個の1次ΔΣ変調器と、上記1次ΔΣ変調器の各段間に接続され、1段目からn-1段目の各1次ΔΣ変調器の各コンパレータの出力信号と各コンパレータの入力との減算結果をそれぞれ1サンプリングクロック分遅延させて次段の1次ΔΣ変調器に入力させる第2遅延器と、上記n個の1次ΔΣ変調器の各出力を加算する出力加算器と、各段の上記1次ΔΣ変調器の出力側と上記出力加算器間に設けられ、量子化ノイズに対する閉ループ特性を補正するために、nを次数、mを1次ΔΣ変調器のステージ番号1〜nとしたときに(n-m+1)個配置された第3遅延器と、を備えることを特徴とするΔΣ変調器。

Fターム (9件)：

5J064AA01 , 5J064BA03 , 5J064BA06 , 5J064BB02 , 5J064BB07 , 5J064BC06 , 5J064BC08 , 5J064BC24 , 5J064BD01

引用特許：

出願人引用 (8件)

特開昭61-177818
特開昭61-177819
特開昭63-209334

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