特許
J-GLOBAL ID：200903023467562482
半導体メモリ装置の内部昇圧電源発生回路
発明者：
,
出願人/特許権者：
代理人 (1件)：
高月 猛
公報種別：公開公報
出願番号（国際出願番号）：特願平8-302233
公開番号（公開出願番号）：特開平9-180446
出願日： 1996年11月13日
公開日（公表日）： 1997年07月11日
要約：
【要約】【課題】 アクティブ時に昇圧電圧レベルを検出してアクティブキッカーを動作させ消費される昇圧電圧を供給し、またRAS信号の長い遅延時間を有するRASタイム条件で漏れによる昇圧電圧の低下を補償するために、検出器の出力を受けてメインポンプを動作させる内部昇圧電源発生回路を提供する。【解決手段】 半導体メモリ装置の内部昇圧電源発生回路において、スタンバイ状態で昇圧電圧のレベルを検出してメインポンプの駆動を決定する第1検出器15と、この第1検出器の出力出力を入力として一定周期の信号を発生させる発振器16と、この発振器の出力により駆動されて昇圧電圧のレベルを形成するメインポンプ17と、チップマスタクロックPRと昇圧電圧を入力として前記第1検出器及びアクティブキッカー23,24の動作を制御する第2検出器18と、を備えるようにする。
請求項（抜粋）：
半導体メモリ装置の内部昇圧電源発生回路において、スタンバイ状態で昇圧電圧のレベルを検出してメインポンプの駆動を決定する第1検出器と、該第1検出器の出力を入力として一定周期の信号を発生させる発振器と、該発振器の出力により駆動されて昇圧電圧のレベルを形成するメインポンプと、チップマスタクロック及び昇圧電圧を入力として前記第1検出器及びアクティブキッカーの動作を制御する第2検出器と、を備えることを特徴とする内部昇圧電源発生回路。
IPC (5件)：
G11C 11/407
, G11C 11/413
, H01L 27/108
, H01L 21/8242
, H02M 3/07
G11C 11/34 354 F
, H02M 3/07
, G11C 11/34 335 A
, H01L 27/10 681 F
