特許
J-GLOBAL ID：200903023513928144
半導体装置
発明者：
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出願人/特許権者：
代理人 (1件)：
石田 敬 (外4名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-086851
公開番号（公開出願番号）：特開平11-353878
出願日： 1999年03月29日
公開日（公表日）： 1999年12月24日
要約：
【要約】【課題】 外部クロックの位相を調整して所定の位相だけ遅れた内部クロックを生成するDLL回路等を備え、周波数によってリアルクロックとDLLクロックを使い分ける半導体装置に関し、周波数が比較的高い場合に、DLL回路等にて生成されるクロックの位相とDRAM等に入力されたクロックの位相とを比較して位相の早いクロックを正確に検出することを目的とする。【解決手段】 第1のクロックまたは第2のクロックのいずれか一方と同期したデータを出力する際に、クロック位相調整回路1内の第1のクロックの遅延量を示す指示信号に応答して第1のクロックの周波数を判定し、制御信号を出力するクロック周波数判定部2と、制御信号に応答して第1のクロックまたは第2のクロックの一方を選択するクロック選択部3とを備える。
請求項（抜粋）：
入力される第1のクロックの位相を調整して外部クロックに対し所定の位相だけ遅れた第2のクロックを生成するクロック位相調整回路を有し、該第1のクロックまたは該第2のクロックのいずれか一方と同期したデータを出力する半導体装置において、前記クロック位相調整回路内の前記第1のクロックの遅延量を示す指示信号に応答して該第1のクロックの周波数を判定し、制御信号を出力するクロック周波数判定部と、前記制御信号に応答して前記第1のクロックまたは第2のクロックの一方を選択するクロック選択部とを備えることを特徴とする半導体装置。
IPC (5件)：
G11C 11/407
, H03K 5/135
, H03L 7/00
, H04L 7/00
, G06F 1/10
G11C 11/34 362 S
, H03K 5/135
, H03L 7/00 D
, H04L 7/00 Z
, G11C 11/34 354 C
, G06F 1/04 330 A
