特許

J-GLOBAL ID：200903023541325706

FET型インタフェース回路

発明者： 大友 祐輔 ,  野河 正史
出願人/特許権者： 日本電信電話株式会社
代理人 (1件)： 小林 将高
公報種別：公開公報
出願番号（国際出願番号）：特願平5-263889
公開番号（公開出願番号）：特開平7-121276
出願日： 1993年10月21日
公開日（公表日）： 1995年05月12日
要約：

【要約】【目的】 回路への供給電源の電位差以外の転送信号振幅を持つFET型インタフェース回路の動作速度をインピーダンスマッチングを崩さず、低電力で高速化する。【構成】 入力端子IA1がローからハイに変わると、トランジスタMN1はオフに変わり、出力端子OC1の電位は中電位電源P20のハイに遷移する。ノードN1の電圧遷移は遅延回路C3で寄生容量に電荷を充電する時間だけ遅延させ、この間のみトランジスタMP1をオンとして高電位電源P1の電位によるプルアップ動作を行い、信号の転送速度を高める構成を特徴としている。

請求項（抜粋）：

ソースを低電位電源に接続しドレインを出力端子に接続した第1のNchFETトランジスタと、入力信号の反転信号を1本以上出力しその1つを該トランジスタのゲートに出力する第1の信号駆動回路を持つFET型出力回路と、入力信号を該入力信号の振幅以上の振幅に増幅して出力するFET型入力回路と、このFET型出力回路の出力端子と該FET型入力回路の入力端子を結ぶ任意インピーダンスの伝送線路と、この伝送線路のインピーダンス整合用に一端を該伝送線路に接続し、他端を中電位電源に接続した抵抗と、を有するFET型インタフェース回路において、前記FET型出力回路に、前記第1の信号駆動回路のNchFETトランジスタを駆動する出力を入力として、該入力を遅延して1本以上出力する遅延回路と、この遅延回路の入力あるいは前記第1の信号駆動回路の他の出力あるいは遅延回路の第2の出力を第1の入力とし、該遅延回路の第1の出力を第2の入力とし、第2の入力により第1の入力と出力の導通状態を切り換えるスイッチ回路と、前記遅延回路の第1の出力を第1の入力とし、高電位電源を第2の入力とし、該スイッチ回路の出力と共通な出力を持ち、第1の入力が該スイッチ回路を非導通状態にする時、第2の入力と出力を導通状態にする電位固定回路と、前記スイッチ回路の出力を第1の入力とし、高電位電源を第2の入力とし、FET型出力回路の出力を出力とする第2の信号駆動回路からなる加速回路を有し、前記第1のNchFETトランジスタが導通状態から非導通状態に遷移する時に一時的に第2の信号駆動回路を導通状態とすることを特徴とするFET型インタフェース回路。