MOS型半導体装置の製造方法

発明者：
出願人/特許権者：
代理人 (1件)：尾身祐助
公報種別：公開公報
出願番号（国際出願番号）：特願平6-197161
公開番号（公開出願番号）：特開平8-046058
出願日： 1994年08月01日
公開日（公表日）： 1996年02月16日
要約：

【要約】 (修正有)【目的】 CMOSを製造するために必要となるフォトレジスト工程(PR)数を削減する。【構成】 p型シリコン基板1上に素子分離酸化膜2を形成する(第1PR)。ゲート電極4を形成する(第2PR)。p型FET形成領域をフォトレジスト5で覆い(第3PR)、B及びAsをイオン注入してp型ウェル6及びn型拡散層を形成する。n型FET形成領域をフォトレジストで覆い(第4PR)、P及びBをイオン注入してn型ウェル8及びp型拡散層9を形成する[(a)]。層間絶縁膜10を形成し、拡散層の表面を露出させるコンタクト孔11と、ウェル6、8の表面を露出させるウェルコンタクト孔12を形成する(第5PR)[(b)]。Al配線13を形成する(第6PR)[(c)]。

請求項（抜粋）：

(1)半導体基板上に選択的に素子分離酸化膜を形成する工程と、(2)前記素子分離酸化膜の形成されていない領域上にゲート絶縁膜を介してゲート電極を形成する工程と、(3)第1導電型MOSトランジスタの形成される領域およびこの領域を囲む前記素子分離酸化膜を露出させるフォトレジストマスクを形成する工程と、(4)第2導電型不純物および第1導電型不純物をイオン注入して前記フォトレジストマスクで覆われていない領域に第2導電型ウェルを形成するとともに第1導電型のソース・ドレイン領域を形成する工程と、(6)前記素子分離酸化膜を貫通して前記第2導電型ウェルの表面を露出させるウェルコンタクト孔を開孔する工程と、(7)前記ウェルコンタクト孔を介して前記第2導電型ウェルに接触する該ウェルの電位を固定させるための配線を形成する工程と、を含むことを特徴とするMOS型半導体装置の製造方法。

IPC (2件)：

H01L 21/8238 , H01L 27/092

FI (3件)：

H01L 27/08 321 F , H01L 27/08 321 N , H01L 27/08 321 B

引用特許：

審査官引用 (3件)

特開昭62-149163
特開平3-019276
特開平2-305468

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