特許

J-GLOBAL ID：200903023586940819

CMOSトランジスタを含む半導体装置の製造方法および半導体装置

発明者： ヨウジュアン・ダブリュ・リウ ,  クゥアン-イェ・チャン
出願人/特許権者： アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド
代理人 (1件)： 深見 久郎 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平10-136495
公開番号（公開出願番号）：特開平11-031788
出願日： 1998年05月19日
公開日（公表日）： 1999年02月02日
要約：

【要約】【課題】 接合キャパシタンスが低減され、動作速度がより速く、信号対雑音比が改良された、改良された分離構造を有する半導体装置およびその効率的かつ費用対効果の良い製造方法を提供する。【解決手段】 本質的にバーズビーク部分を示さないフィールド酸化物領域を持つCMOSトランジスタが、ダマシーン処理により形成される。各トランジスタのソース/ドレイン領域内に隣接する接合部間にトレンチアイソレーションも形成される。

請求項（抜粋）：

CMOSトランジスタを含む半導体装置の製造方法であって、半導体基板の主表面上に絶縁層を形成するステップと、第1のレジストマスクを通じて絶縁層内の絶縁層を完全に貫通しない第1の深さまで絶縁層の部分をエッチングし第1の開口部を形成するステップと、第2のレジストマスクを通じて絶縁層をCMOSトランジスタを分離するためのフィールド酸化物領域を残してエッチングし、第1の深さよりも深い第2の深さまで延びる第2の開口部を第1の開口部内に形成するステップとを含み、分離領域は活性領域に隣接する先細りするバーズビーク部分を本質的に有さず、前記方法はさらに、第1および第2の開口部を導電材料で埋込み、第2の開口部内にCMOSトランジスタのゲート電極を、および第1の開口部内にゲート相互接続部を形成するステップと、不純物のイオン注入を行ない、CMOSトランジスタのソース/ドレイン領域を形成するステップと、各CMOSトランジスタ内のソース/ドレイン領域を通じてトレンチアイソレーションを形成するステップとを含み、トレンチアイソレーションは基板まで延び隣接する接合部を分離する、半導体装置の製造方法。

IPC (2件)：

H01L 27/08 331 ,  H01L 21/76

FI (2件)：

H01L 27/08 331 A ,  H01L 21/76 L