連続的読取り書込み動作中のバス競合を低減する装置、システム、および方法

発明者：
出願人/特許権者：
代理人 (1件)：山川政樹
公報種別：公開公報
出願番号（国際出願番号）：特願平11-352250
公開番号（公開出願番号）：特開2000-242600
出願日： 1999年12月10日
公開日（公表日）： 2000年09月08日
要約：

【要約】【課題】データ転送を高速化すると同時に、繰り返される連続的読取り書込み動作中のバス競合を低減する装置、システム、および方法を提供すること。【解決手段】選択されたデータ・パルスがメモリ・バスに駆動される時間の長さを短縮することにより、バス競合および結果として生ずるメモリ・システムの劣化または損害の可能性を高めることなくメモリ・バスのより高い使用率を達成する。選択されたデータ・パルスはメモリ・コントローラによってメモリ・バスに駆動された書込みデータ・パルスである。メモリ・コントローラは、インタフェース回路および関連する制御信号を3状態バッファに出力する書込み制御回路を含んでいる。3状態バッファは、関連する制御信号によってイネーブルにされた後、書込みデータをメモリ・バスのデータ・ライン上に駆動する。3状態バッファのターンオン遅延は3状態バッファのターンオフ遅延より長い。

請求項（抜粋）：

メモリへのアクセスを制御するメモリ・コントローラであって、メモリ・バスのデータ・ラインに接続するデータ端末と、データ端末に結合された出力、およびデータ・ライン上で駆動すべきデータを受け取るために結合された入力を有する3状態バッファとを備え、3状態バッファのターンオン遅延が3状態バッファのターンオフ遅延を超え、それにより3状態バッファによってデータ・ライン上に駆動されるデータ・パルスの持続時間が3状態バッファをイネーブルにするために供給される関連する制御信号の持続時間よりも短いことを特徴とするメモリ・コントローラ。

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