特許

J-GLOBAL ID：200903023610470446

同期クロック再生回路

発明者： 吉村 俊司
出願人/特許権者： ソニー株式会社
代理人 (1件)： 小池 晃 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平5-129786
公開番号（公開出願番号）：特開平6-338790
出願日： 1993年05月31日
公開日（公表日）： 1994年12月06日
要約：

【要約】【構成】 PLL回路10において、入力信号と出力信号との位相差が零または一定値に制御され、引き込み制御回路20において、入力信号のシンクパタンの周波数と出力信号の周波数の1/Nの値とが一致するように制御される。また、引き込み可能判定回路30において、出力信号の周波数が上記PLL回路10で引き込み可能か否かを判定する。【効果】 入力信号が持つスプリアス成分にPLL回路がロックすることが防止され、常に正しい同期クロック成分へのロックが可能となる。

請求項（抜粋）：

自己同期可能な変調方式で変調されかつ一定間隔ごとに特定パタンが挿入されているディジタル入力信号と再生クロック信号との位相を同期させるPLL回路と、該PLL回路を正しい同期状態に引き込ませるための引き込み制御回路とを有し、上記引き込み制御回路は、入力ディジタル信号に上記一定間隔で挿入されている上記特定パタンを検出して特定パタン検出パルスを発生する回路と、上記特定パタン検出パルスの周波数と再生クロック信号の周波数とを特定パタンの挿入間隔に対応させて比較する回路とを有して成り、上記再生クロック信号の周波数に対して上記特定パタンの挿入間隔から決まる上記特定パタン検出パルス周波数の整数倍になるように制御することを特徴とする同期クロック再生回路。

IPC (3件)：

H03L 7/113 ,  H04L 7/033 ,  G11B 20/14 351

FI (2件)：

H03L 7/10 B ,  H04L 7/02 B