特許
J-GLOBAL ID：200903023633519515
不揮発性記憶装置および駆動方法
発明者：
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出願人/特許権者：
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代理人 (1件)：
高橋 明夫
公報種別：公開公報
出願番号（国際出願番号）：特願平8-151007
公開番号（公開出願番号）：特開平10-003794
出願日： 1996年06月12日
公開日（公表日）： 1998年01月06日
要約：
【要約】【課題】 消去動作時に消去非選択のメモリセルに対して生じる消去ディスターブを阻止できる不揮発性記憶装置(フラッシュメモリ)を得る。【解決手段】 ブロックデコーダ14とゲートデコーダ10とサブデコーダ12から成る階層化したワードデコーダにより、アドレス入力信号に応じてワード線が選択される。消去動作時に、選択ワード線W00と非選択ワード線W01〜W0mに接続されるメモリサブアレイ24内の選択メモリセルのワード線に正電圧を印加し、非選択メモリセルのワード線に負電圧を印加できるように、ブロックデコーダにディスターブ阻止電圧供給線SWD0、及びサブデコーダとメモリサブアレイ24の間に第1のスイッチ22と第2のスイッチ26を設けた。【効果】 非選択であるにも拘らずドレインとソースとウェルにのみ負電圧が印加されるメモリセルがなくなり、消去ディスターブを完全に阻止できる。
請求項（抜粋）：
制御ゲートと浮遊ゲートを有する複数のメモリセルからなるメモリセルアレイと、メモリセルの制御ゲートと接続したワード線と、該ワード線を駆動する複数のデコーダ素子からなるデコーダ回路とを有し、メモリセルのしきい値電圧を低い状態に持っていく動作を書込み動作とし、メモリセルのしきい値電圧を高い状態に持っていく動作を消去動作とした不揮発性記憶装置であって、メモリセルの浮遊ゲートへウェルから電子を注入する消去動作時に前記デコーダにより選択メモリセルの制御ゲートに正電圧を印加すると共にウェルとソースには負電圧を印加して選択メモリセルの消去を行うように構成した不揮発性記憶装置において、消去動作時に全ての非選択メモリセルの制御ゲートに消去ディスターブ阻止用の負電圧を印加するディスターブ阻止電圧印加回路を設けたことを特徴とする不揮発性記憶装置。
IPC (2件)：
FI (3件)：
G11C 17/00 530 A
, G11C 17/00 309 K
, H01L 27/10 434
